小型化GJB289A数据总线协议处理SoC芯片设计（小型化GJB289A数据总线协议处理SoC芯片设计）

郭 蒙1，2，索高华3，霍卫涛1，2，刘 莎3

(1.中航工业西安航空计算技术研究所，陕西 西安710068；

2.集成电路与微系统设计航空科技重点实验室，陕西 西安710068；3.西安翔腾微电子科技有限公司，陕西 西安710068)

传统GJB289A总线节点采用分立器件实现其相应的功能，存在器件种类多、可维护性低、体积大、功耗高等问题，本设计HKS1553BCRT芯片采用SoC技术将微处理器、协议处理器、存储器等资源进行片上集成，可大大降低系统功耗（降低为原来的1/8），减少体积（减少为原来的1/4），减轻重量（为原来的1/6），提高系统可靠性，传输速率为1~10 Mb/s，满足机载/防务领域GJB289A总线BC/RT节点设计要求。详细阐述了HKS1553BCRT芯片架构、功能定义、工作原理和各个模块的设计方法，通过多层次、多角度验证，证明芯片功能性能稳定。该芯片已通过定型，成熟度高，集成度、可靠性显著提高。

GJB289A数据总线；HKS1553BCRT芯片；集成度高；可靠性

中图分类号：TN492；V243.1

A

DOI：10.16157/j.issn.0258-7998.2016.07.041

中文引用格式：郭蒙，索高华，霍卫涛，等. 小型化GJB289A数据总线协议处理SoC芯片设计[J].电子技术应用，2016，42(7)：164-166，170.

英文引用格式：Guo Meng，Suo Gaohua，Huo Weitao，et al. Design of the miniaturization of GJB289A data bus protocol processing SoC chip[J].Application of Electronic Technique，2016，42(7)：164-166，170.

0 引言

在机载数据总线中，GJB289A总线具有很高的可靠性和灵活性，机载航电系统广泛采用GJB289A总线实现各子系统之间的信息交换，其性能的优劣直接关系到整个系统的性能、可靠性和可维护性^[1-2]。

在GJB289A数据总线节点设计时，常见的设计方法是使用“处理器芯片 1553B协议处理芯片 定时器”的形式。这样的实现方式导致板间布线及互联较复杂，模块的整体可靠性降低，总线带宽扩充受限等各种问题^[3，4]。本设计采用先进的SoC技术设计了一款智能化、通用化和小型化的GJB289A数据总线协议处理SoC芯片^[5]，以三代机上现有的24种MBI板卡功能为基础，综合新一代武器装备电子系统小型化、高性能、低功耗、高可靠性需求，按照军用元器件研制和考核程序要求，在一个芯片中集成了微处理器、1553B协议处理器，TC计数器、UART、GPIO等资源，将GJB289A数据总线传输速率从1 Mb/s提升到10 Mb/s。该芯片功能强大，片上资源丰富，具有集成度高、体积小、功耗低的优点，是GJB289A-97总线通信系统机载、防务等应用领域的高性价比解决方案^[6]。

1 芯片设计与实现

综合系统需求并符合GJB289A总线标准，自主定义并设计一款采用SoC技术的小型化、高速率、集成度高的总线协议处理芯片。本节介绍芯片功能定义、架构设计、工作原理，芯片应用表明该芯片功能性能稳定可靠。

1.1 芯片功能定义

HKS1553BCRT芯片采用先进的SoC工艺，整片功耗小于200 mW，采用BGA256陶瓷封装工艺，集成微处理器、1553B协议处理器、TC计数器、UART、GPIO以及片上存储器，能够实现GJB289A-97（数字式时分制指令/响应型多路传输数据总线，对应美国军标MIL-STD-1553B）中规定的BC/RT功能，可以支持1~10 Mb/s的数据传输率，为高速1553B提供支持，并提供多种的主机接口，满足系统设计需求。芯片主要包含：微处理器、1553B协议处理器、外部总线控制器（EBC）、双口存储器（DPRAM）、静态随机存储器（SRAM）、实时时钟（RTC）、看门狗（WDT）、时间间隔计时器（DT）、向量中断控制器（VIC）、串口控制器（UART）、通用输入输出接口（GPIO）、测试接口控制器（TIC）。

HKS1553BCRT芯片的主要功能特性如下：

(1)1553B协议处理器具有完全的MIL-STD-1553B/GJB289A-97双余度总线控制器（BC）和远程终端（RT）、且具有BC和RT方式多消息处理能力、可编程中断机制和内部产生中断机制，其内嵌64 KB的双口存储器，支持内部环绕自测试。；

(2)微处理器是通用32位RISC结构的微处理器，满足高性能低功耗的要求，其支持ARMv4T指令集(32 bit)和Thumb指令集(16 bit)、嵌入式ICE，支持嵌入式系统调试，内嵌硬件乘法器，且支持AMBA总线架构。

(3)存储系统内部集成高达64 KB的可配置的DPRAM(双端口SRAM，简称DPRAM)，可编程为8K×16bit、16 K×16 bit或者32 K×16 bit。DPRAM提供8个由硬件支持的信号量，支持2个端口独立的异步读写操作，其内部集成2块独立的SRAM，容量分别为8 KB和64 KB，外接Flash存储器，最大可支持2 M×16 bit。

(4)微处理器工作频率高达66 MHz；1553B协议处理器工作时钟最高可配置为120 MHz；串口控制器采用独立时钟输入，最大支持16 MHz。

(5)中断控制器提供13个标准中断源，外部中断源电平/沿触发可配置；主要包括快速中断FIQ与标准中断IRQ，支持向量中断和非向量中断。

(6)主机接口为满足HKS1553BCRT芯片应用于不同子系统中的需求，主机接口要适应LBE总线、VME总线、PCI/PCIe桥后端总线的要求，具体要求为支持16 bit LBE总线；支持VME总线的从方式的A24/D16、A16/D16单字传输规范；支持PCI桥接器（PCI 9054 C方式16位操作或PCI 9056 C方式16位操作）及支持PCIe桥接器（PEX 8311 C方式16位操作）。

(7)芯片提供了两个硬件复位信号，其中TRST#由JTAG调试工具产生，复位ARM7TDMI处理器的JTAG接口；SYSRESET#为芯片外部输入信号，复位整个芯片。该芯片支持两种软件复位方式，子系统主机访问特殊地址单元复位该芯片中除RTC、WDT、DT三个计时器之外的逻辑。

(8)计时控制器提供32 bit实时时钟(RTC)计数器，RTC时钟50 kHz和25 kHz可选，分辨率为20 μs或40 μs可选，16位总线活动看门狗定时器(WDT)，分辨率为100 μs及8位时间间隔计时器(DT)，分辨率为1 ms，误差为±50 ppm。

(9)提供8路独立通用输入输出端口（GPIO），每个GPIO端口可单独编程为输入、输出、三态。

(10)UART控制器支持2路独立控制的UART，提供16字节的接收FIFO和发送FIFO，波特率可编程，最大支持1 M波特率。

(11)提供了JTAG接口，支持软硬件调试。

1.2 芯片架构设计

HKS1553BCRT芯片的片上总线采用AMBA(Advanced Micro Chip Bus Architecture)总线，包括高速总线(AHB)和外设总线(APB)等。微处理器、1553B协议处理器、SRAM、DPRAM、中断控制器、Flash接口、RTC、DT、WDT和测试接口控制器(TIC)挂接在AHB总线上，串口控制器及通用输入输出接口挂接在APB总线上，AHB/APB桥接器可以提供两种总线之间的访问控制。GJB289A总线接口SoC架构如图1所示。

AMBA总线将访问频率高、访问速度快的设备（AHB总线）和访问频率低、访问速度慢的设备进行分离，提高了高速设备的效率。

在进行SoC顶层定义时充分考虑了系统的开放性、应用软件的可移植性、硬件的可升级性、硬件规模的可伸缩性和全寿命周期价格的经济性。

1.3 工作原理

HKS1553BCRT芯片采用SoC片上系统实现，在单芯片上集成微处理器、总线协议处理器、双端口存储器及随机存储器等资源，通过专用软件的配合，完成GJB289A数据总线传输层协议和总线接口发送接收处理，并在片上处理器的控制下，通过双端口存储器与主机进行数据交换，大大减轻了主机负担。

GJB289A数据总线数据接收处理自下到上包括：变压器、收发器、GJB289A数据总线协议处理（传输层）、数据传递（驱动层）和数据处理（应用层）。在物理层，接收端变压器将总线上的曼彻斯特Ⅱ型编码进行采集、变压，然后传递给总线收发器，总线收发器对信号进行解码，以协议处理器可识别的TTL电平信号传递给总线协议处理芯片；在传输层，采用专用软件对消息进行处理，处理过程采用中断方式实现，满足总线数据处理低延时的需求。向上则在驱动层软件的控制下通过双端口存储器与应用层进行数据交互。

HKS1553BCRT芯片通过片上处理器控制总线协议处理器，对子地址进行初始化和控制，芯片实现了总线调度、错误检测、方式命令处理和数据双缓冲；芯片集成了曼彻斯特编码错误检查、消息完整性检查和数据长度校验等功能，每当远程终端接收到有效指令或总线控制器处理了一条命令，总线协议处理器通过中断通知片上微处理器进行协议处理，包括数据的收发、消息的处理，最终将处理好的消息写到双端口存储器并通知主机CPU进行处理。这种方式大大减少了CPU的载荷，提高了主机系统性能，降低了系统结构复杂性，在系统设计、应用和测试过程中有重要作用。

1.4 芯片验证

本文所设计的GJB289A数据总线协议处理SoC芯片已经过ATE测试、功能性能测试、协议符合性测试、系统应用验证和定型评测，具体测试内容及测试结果如表1所示。

2 芯片成熟度

HKS1553BCRT芯片于2008年5月通过定型鉴定，符合机载元器件质量等级要求，满足防务领域对GJB289A数据总线协议处理的需求。芯片的顺利定型后，能够实现GJB289A数据总线通信，在设备中运行状况良好，性能稳定，目前已经进入批量生产阶段，并已批量应用于航空、航天、弹载和星载领域。HKS1553BCRT芯片与当前国内外同类研究、同类技术（产品）的综合比较：目前国内GJB289A数据总线接口芯片基本都是通过反向工程仿制国外产品，尚无采用正向设计的国内同类产品。国外常用产品主要有UTMC和DDC两家公司，目前尚未发现有采用SoC技术的同类产品。选取常见国外元器件对主要功能和技术参数进行比较，如表2所示。

基于HKS1553BCRT的解决方案传输速率为1~10 Mb/s，体积为原来的1/4，重量为原来的1/6，功耗为原来的1/8，大大提高了可靠性，与基于国外芯片的解决方案相比，具有明显的技术和成本优势。

3 总结

本设计采用先进的SoC技术，将MBI模块的主要功能在一个芯片中实现，极大地简化了系统设计，降低了系统成本，提高了系统可靠性。依据航空电子系统在元器件功能性能高标准的新型设计的要求，进行了小型化GJB289A数据总线协议处理SoC芯片的设计，并经过ATE、功能性能、协议符合性等充分验证了HKS1553BCRT芯片各个模块的功能，且通过了系统应用验证及定型。基于芯片、结合应用，提出了GJB289A总线SoC芯片应用解决方案，可应用于机载、航天、舰载领域，具有非常广阔的应用前景。

参考文献

[1] MIL-STD-1553B-1989.飞机内部时分制指令/响应式多路传输数据总线[S].1989.

[2] 国家军用标准.GJB5186-2003.数字式时分指令/响应型多路传输数据总线测试方法[S].2003.

[3] 罗志强．航空电子综合化系统[M]．北京：北京航空航天大学出版社，1990．

[4] FURBER S[英].ARM SoC体系结构[M].田泽，于敦山，盛世敏，译.北京：北京航空航天大学出版社，2002.

[5] 戴舰威．应用于1553B总线协议的控制器ＩＰ核的设计研究[D]．西安：西安电子科技大学，2008．

[6] 田泽，韩炜，赵强，等.1553B总线接口SoC设计与实现[J].航空计算技术，2008（9）：15-21．

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