电路中常用元器件 电源电路的基本元器件

前期内容:

电源电路的基本元器件(1)电阻

电路中常用元器件 电源电路的基本元器件(1)

我们可以从上图可以看到在电源系统中,电容在开关电源电路中主要用于:

1、输入电容Cin

2、输出电容Cout

3、自举电容CBST

4、电容控制器自身的一些储能和稳压CVCC

5、开关控制器的配置Css

6、环路特性设计Ccomp

7、去耦

电源往往是我们在电路设计过程中最容易忽略的环节。其实,作为一款优秀的设计,电源设计应当是很重要的,它很大程度影响了整个系统的性能和成本。

这里,只介绍一下电路板电源设计中的电容使用情况。这往往又是电源设计中最容易被忽略的地方。很多人搞ARM,搞DSP,搞FPGA,乍一看似乎搞得很高深,但未必有能力为自己的系统提供一套低成本可靠的电源方案。尤其当前进口芯片供应困难,价格高。我们需要运用一些国产芯片进行电源设计。本文就以JWH6346为例,说明电容器在开关电源设计中的运用。

1、输入电容

输入电容纹波电流有效值计算

相信很多人都知道Buck电路中输入电容纹波电流有效值,在连续工作模式下可以用以下公式来计算:

然而,相信也有很多人并不一定知道上面的计算公式是如何推导出来的,下文将完成这一过程。我曾经在我写的华为内部的培训资料《电源是怎样炼成的》里面,也没有充分的描述清楚。也很多朋友通过这个材料跟我探讨过这这个问题。

众所周知,在BuckConverter电路中Q1的电流(IQ1)波形基本如图1所示:0~DTs期间为一半梯形,DTs~Ts期间为零。当0~DT期间Iq1 ⊿I足够小时(不考虑输出电流纹波的影响),则Iq1波形为近似为一个高为Io、宽为DTs的矩形,则有:

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图1

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Iin=(Vo/Vin)*Io=DIo (Iin,只要Cin容量足够大,则在整个周期中是基本恒定的;按照能量守恒定律:Pin≈Pout)

Icin=Iq1-Iin

对Icin 的表达式可以这样理解:在Q1导通期间输入端和输入电容共同向输出端提供电流,因此输入电容电流等于Q1电流减去输入端电流;在Q1关断期间输入端对电容充电,以补充在Q1导通期间所泄掉的电荷,而此时电流方向与所定义的正向是相反的,所以有Icin=-DIo根据有效值的定义.

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不难得出输入电容的纹波电流有效值Icin.rms的计算公式:

有效值定义:有效值(Effectivevalue)在相同的电阻上分别通以直流电流和交流电流,经过一个交流周期的时间,如果它们在电阻上所消耗的电能相等的话,则把该直流电流(电压)的大小作为交流电流(电压)的有效值,正弦电流(电压)的有效值等于其最大值(幅值)的1/√2,约0.707倍。

在正弦交流电流电中根据热等效原理,定义电流和电压的有效值为其瞬时值在一个周期内的方均根值。

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详细内容:

开关电源的输入电容纹波过大,有什么危害?

Buck电路开关电源的输入电容应该选多大?

根据上面两个详细理解的内容,我们可以看到,输如电压能够容忍的电压变化值与电容的关系式。

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按照JWH6346的器件资料直接给出了输入电容的计算公式,我们可以看到符合我们推导过程。

输入电容器用于向降压转换器提供交流输入电流,并维持直流输入电压。通过输入电容器的纹波电流可通过以下公式计算:

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其中IOUT是负载电流,Vout是输出电压,Vin是输入电压。因此,当确定输入纹波电压时,输入电容器可通过以下等式计算。

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电容上本身的ESL并不大,但是经常会有因为输入电容较远或者地线较远引入较大的ESL在输入端引起较大的尖峰,导致芯片供电异常或者芯片MOSFET过压击穿。

所以输入电容的PCB布放,需要靠近输入端的两个管脚。

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2、输出电容

1、 设定开关工作频率:f=60kHz,输出电流Io=1A;根据变压器,输入、输出电压求实际最大占空比Dmax=0.457;

2、 计算Toff、Ton:

  Toff=1/f*(1-Dmax)=9.05 Ton=1/f*Dmax=7.62

3、 计算输出峰值电流:

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4、 根据输出波形,来计算输出电容量:

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  由上图波形可知:Io减少、Uo也减小,即输出电解电容主要维持t1到t2时间段电压。设输出纹波为120mV则:

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  5、 纹波电流,一般取输出电流的5%~20%,即Inppl=20%*1=0.2A实际每个电解电容的纹波电流为0.2A,故满足设计要求。

  6、 实际最大值

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  7、 经验公式

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  注:ESR值需要根据实际纹波电流大小而定,实际使用值比计算值应小得多;大概是最大值的20%左右或更小。

输出电容器需要维持直流输出电压,电容值决定输出纹波电压。输出电压纹波可通过以下公式计算:

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后续我们再做该公式的详细和推导。

详细内容可以点击链接:

关于Buck电源的输出电容的容值如何计算?

3、自举电容

自举电容,内部高端MOS需要得到高出IC的VCC的电压,通过自举电路升压得到,比VCC高的电压,否则,高端MOS无法驱动。

自举是指通过开关电源MOS管和电容组成的升压电路,通过电源对电容充电致其电压高于VCC。最简单的自举电路由一个电容构成,为了防止升高后的电压回灌到原始的输入电压,会加一个Diode.自举的好处在于利用电容两端电压不能突变的特性来升高电压。举个例子来说,如果MOS的Drink极电压为12V,Source极电压原为0V,Gate极驱动电压也为12V,那么当MOS在导通瞬间,Soure极电压会升高为Drink减压减去一个很小的导通压降,那么Vgs电压会接近于0V,MOS在导通瞬间后又会关断,再导通,再关断……。如此下去,长时间在MOS的Drink极与Source间通过的是一个N倍于工作频率的高频脉冲,这样的脉冲尖峰在MOS上会产生过大的电压应力,很快MOS管会被损坏。如果在MOS的Gate与Source间接入一个小电容,在MOS未导通时给电容充电,在MOS导通,Source电压升高后,自动将Gate极电压升高,便可使MOS保持继续导通。

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需要自举电容器为顶部开关驱动器提供电压。建议将0.1μF低ESR陶瓷电容器连接至BST引脚和SW引脚。PCB布放尽量靠近控制器,走线尽量粗短。

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详细讲解:

Boot电容(自举电容)的工作原理

4、控制器自身稳压电容

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控制器本身内容就是数字电路 模拟电路。在内部实现稳压源,有些需要外部接电容,进行稳压。

5、缓启动时间配置

JWH6346中设计了软启动,防止保护启动过程中过冲、短路保护恢复时间,软启动时间可通过连接在SS引脚和AGND之间的电容器Css进行调整。芯片启动时,一个10uA的电流源给SS电容器充电。软启动时间tSS可通过以下等式计算。

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6、环路补偿电路

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在环路补偿网络设计中,会运用电阻、电容形成运放的周边,实现若干个极点和零点,从而改变反馈环路的波特图特性。此处不做展开

详细内容:

用示波器也可以测试“电源环路稳定性”

环路补偿

电源环路稳定性评价方法

7、去耦电容的选择

在高速时钟电路中,尤其要注意元件的RF去耦问题。究其原因,主要是因为元件会把一部分能量耦合到电源、地系统之中。这些能量以共模或差模RF的形式传播到其他部件中。陶瓷片电容需要比时钟电路要求的自激频率更大的频率,这样可选择一个自激频率在10~30 MHz,边沿速率是2 ns或者更小的电容。同理可知,由于许多PCB的自激范围是200~400 MHz,当把PCB结构看做一个大电容时,可以选用适当的去耦电容,增强EMI的抑制。我们知道由于引线中不可避免存在较小电感,表面安装元件具有更高的(大约两个数量级)自激频率。

铝电解电容不适用于高频去耦,主要用于电源或电力系统的滤波。

由实际经验可知,选择不同去耦电容的依据,通常是根据时钟或处理器的第一谐波来选择。但是,电源电流是由3次或5次谐波产生的,此时就应该考虑这些谐波,采用较大的分立电容去耦。在达到200~300 MHz以上频率的电流工作状态后,0.1μF与0.01μF并联的去耦电容由于感性太强,转换速度缓慢,不能提供满足需要的充电电流。

在PCB上放置元件时,必须提供对高频RF的去耦。必须确保所选去耦电容能满足可能的要求。考虑自激频率的时候需要考虑对重要谐波的抑制,一般考虑到时钟的5次谐波。以上这些要点对高速时钟电路尤为重要。

对去耦电容容抗的计算是选择去耦电容的基础,表示为

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其中,Xc是容抗(Ω);f是谐振频率(Hz);C为电容大小。

选择去耦电容的关键是计算所用电容的容值大小,这里向大家介绍常在高速电路里使用的波形法。

如图1所示,逻辑状态由0转换到1,实际的时钟边沿速率发生了变化。虽然切换位置仍然保持不变,但t1、t2,已改变,这是因为电容充、放电使信号边沿变化变缓的原因。

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利用表的公式可以计算图1中的时钟边沿变化率。在设计时要注意的是,必须确保最慢的边沿变化率不会影响其工作性能。

傅里叶分析可以从时域到频域对信号进行分析。在射频(RF)频谱分布中,射频能量随频率下降而减少,从而改善了电磁干扰(EMI)的性能。

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在计算去耦电容之前,需要先画出戴维宁等效电路。总的阻抗值等于电路中两个电阻的并联。假定图2所示的戴维宁等效电路中,ZS=150Ω,ZL=1.0 kΩ,那么

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  图2 戴维宁等效电路

  方法一:在已知时钟信号的边沿速率时,用式(5-9)来计算。

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其中,当信号的边沿速率tr,单位为ns时,电容最大值Cmax,单位为nF;当tr,单位为ps时,Cmax,单位为pF;R1为网络的总电阻,单位为Ω。  由式(5-9)可知,必须选择适当的电容,使当tr=3.3RC时满足信号上升/下降沿的需要。选择不当会引起基线漂移。这里的基线就是判断逻辑1或0的稳态电平。3.3是时间常数,其3倍等于一个上升时间。例:(1)如果设计信号的边沿速率为10 ns,电路等效阻抗为130Ω,计算最大电容值为

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   (2)某信号上、下沿均为8.33ns:频率为80MHz;R为典型的TTL巴参数33Ω;则tr=tf=3.3 ns(为上、下沿的1/4)。计算最大电容值为

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  方法二:首先决定所要滤除的最高频率,然后用式(5-10)获得在最小信号畸变情况下的最大电容值。

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  例:在Rt=130Ω的情况下,滤除一个50MHz的信号,在忽略源内阻Zc时,求Cmin。

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  在使用去耦旁路电容时,需要考虑以下几点:

  · 使电容的引线最短,线路电感最小。

  · 选择适合的额定电压和介电常数的电容。

  · 如果边沿速率的畸变容许3倍于C的大小,应使用大一级的电容标称值。

  · 电容安装好后,必须检查是否工作正常。

  · 太大的电容会导致信号的过大畸变。

在电子电路中,去耦电容和旁路电容都是起到抗干扰的作用,电容所处的位置不同,称呼就不一样了。对于同一个电路来说,旁路(bypass)电容是把输入信号中的高频噪声作为滤除对象,把前级携带的高频杂波滤除,而去耦(decoupling)电容也称退耦电容,是把输出信号的干扰作为滤除对象。

旁路防止其他器件通过输入信号干扰本器件,去耦电容是防止本器件干扰其他器件。

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去耦电容用在放大电路中不需要交流的地方,用来消除自激,使放大器稳定工作。从电路来说,总是存在驱动的源和被驱动的负载。如果负载电容比较大,驱动电路要把电容充电、放电,才能完成信号的跳变,在上升沿比较陡峭的时候,电流比较大,这样驱动的电流就会吸收很大的电源电流,由于电路中的电感,电阻(特别是芯片管脚上的电感,会产生反弹),这种电流相对于正常情况来说实际上就是一种噪声,会影响前级的正常工作,这就是耦合。

去耦电容就是起到一个电池的作用,满足驱动电路电流的变化,避免相互间的耦合干扰。

去耦和旁路都可以看作滤波。去耦电容相当于电池,避免由于电流的突变而使电压下降,相当于滤纹波。具体容值可以根据电流的大小、期望的纹波大小、作用时间的大小来计算。去耦电容一般都很大,对更高频率的噪声,基本无效。旁路电容就是针对高频来的,也就是利用了电容的频率阻抗特性。电容一般都可以看成一个RLC串联模型。在某个频率,会发生谐振,此时电容的阻抗就等于其ESR。如果看电容的频率阻抗曲线图,就会发现一般都是一个V形的曲线。具体曲线与电容的介质有关,所以选择旁路电容还要考虑电容的介质,一个比较保险的方法就是多并几个电容。

相关作用

去耦电容在集成电路电源和地之间的有两个作用:一方面是本集成电路的蓄能电容,另一方面旁路掉该器件的高频噪声。数字电路中典型的去耦电容值是0.1μF。这个电容的分布电感的典型值是5μH。0.1μF的去耦电容有5μH的分布电感,它的并行共振频率大约在7MHz左右,也就是说,对于10MHz以下的噪声有较好的去耦效果,对40MHz以上的噪声几乎不起作用。1μF、10μF的电容,并行共振频率在20MHz以上,去除高频噪声的效果要好一些。每10片左右集成电路要加一片充放电电容,或1个蓄能电容,可选10μF左右。最好不用电解电容,电解电容是两层薄膜卷起来的,这种卷起来的结构在高频时表现为电感。要使用钽电容或聚碳酸酯电容。去耦电容的选用并不严格,可按C=1/F,即10MHz取0.1μF,100MHz取0.01μF。

电源完整性,不仅仅是去耦电容那么简单

一张图搞懂为什么去耦电容要好几种容值?

去耦电容 与 旁路电容 的区别

关于去耦电容的效果,这张动图很不错

深入芯片内部,理解去耦电容的作用

电容去耦原理(解释十分透彻)

去耦电容布线方法

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