几种常见的ic封装（不连续性正在推动3D-IC封装设计和验证的创新）

颠覆和不连续性通常是技术进步的标志，没有经历动荡一个行业很少有进步；无论我们计划和准备多少。角色和责任会发生变化，熟悉的流程会消失，甚至我们使用的工具也会发生变化。然而，任何曾经参与合并的人都知道，当两个团队各自拥有完善的实践和流程时，混合实体会遇到一些最大的挑战，他们的任务是寻找新的合作方式来实现新的合作。组织结构放大了这些群体之间的冲突和分离，因为它们通常有各自独立的成功指标。

多芯片封装（MCP，Multi-chip packages）已经存在了相当长的一段时间，外包半导体组装和测试（OSAT）行业多年来一直在制造它们。然而，传统的2D布局和封装方法越来越受到重视，以满足性能和外形尺寸的需求。三维集成电路（3D-IC）设计提高了给定占位面积中的数据吞吐量和功能量。通过转向3D，与传统封装方法相比，可以缩短任何两个给定点之间的连接，同时降低寄生电阻和电容值。这增加了带宽并允许更小的驱动器用于芯片间通信，这显着降低了功耗。

集成电路产业和包装行业都有完善的设计和验证流程，因此两者的合并不应该花费太多的工作。对吗？当然不是那么容易。虽然每个封装时代都给行业带来了颠覆性的变化，但上次我们看到这种动荡时，业界已经从引线框架和机械计算机辅助设计（MCAD）工具转变为塑料球栅阵列（PBGA）和package-on-package（PoP）技术，者预示着电子设计自动化（EDA）封装工具的发展。

图1：基板材料影响设计流程

封装设计者还主要依靠手动编译的电子表格来表示其电路。由于封装设计工具不处理晶体管级别的数据，因此使用AIF等文件格式来表示从一个芯片的引脚到其周围环境的连接。由于没有真正的设备，依赖于SPICE风格的网表的传统LVS工具无需检查。甚至要检查的故障机制也可能不同，并且在封装组件级别的影响（例如应力和热条件）最终可能影响原始芯片（ die ）行为。

Calibre 3DSTACK允许实现flip-chip芯片堆叠，硅过孔，连接器设计

哇，上面介绍的场景非常可怕吧！面对所有这些挑战和差异，3D-IC将如何成功设计？我相信很多人都认为我们需要一个全新的设计流程。但是，异构封装规划和设计系统会是什么样子？确保异构封装成功有两个主要要求：

•设计人员必须能够识别和验证组件之间的连接;以及

•设计人员必须拥有描述预期电路的原始源网表，以及提取封装电路并验证其是否符合设计意图的能力。

Calibre 3DSTACK能够支持的典型2.5D和3D芯片设计

业界迄今已学到的一件事 - 我们更好地扩充现有的IC和封装流程，以便在不同的域之间顺利传输数据，而不是试图将所有功能强制转换为单一的工具环境。通过在两个域之间架起一座桥梁，我们使所有团队能够继续尽可能地减少对传统体验和工作流程的干扰。这意味着开发新的物理验证方法，了解不同的封装组件，它们的位置和转换，以及它们的特定流程依赖性。

保留设计意图还需要扩展现有工具。典型的IC验证包括LVS，它需要可信的预定义源网表。该网表是从具有预先表征的小区数据的RTL生成的。 IC LVS需要连接组件，并在需要时强制插入虚设备。但是，您如何在不同的基板和数据库之间传达设计意图？电子表格作为主要的交换机制，设计师将如何沟通所有不同类型的数据/信息？它将如何随着复杂性和引脚数量的增加而扩展？地理上不同的团队或外部供应商之间的互动会是什么样的？团队会在什么样的周期时间内获得反馈？

业界推出的任何解决方案都必须自动化每个设计特定的装配结构选择的通信，并能够从两个域集中读取和处理数据格式。独立的进程内验证必须通过支持物理和电子检查以及自动检查新的或非标准规则来解决快速变化和复杂的先进封装规则。需要一个功能强大的几何处理引擎与现场求解器技术相结合，以处理电磁干扰，信号完整性和电源完整性的内置检查，以及用户可定义的自定义规则。最终目标是实现一个自动化解决方案，该解决方案可以有效地处理转换为签名格式并进行适当检查的问题，而无需设计人员熟悉不同的底层格式，同时还使其易于使用，快速，准确。

Calibre 3DSTACK支持各种堆叠配置的设计规则检查

幸运的是，上面列出的所有挑战的解决方案都已上线。 EDA公司正在推出新的和增强的工具和流程，使3D-IC封装设计人员能够继续使用他们现有的工具集，同时添加执行包DRC，LVS和PEX等流程所需的功能。例如，MentorXpedition®SI基板集成工具可以生成多种格式的系统级连接信息（例如，用于封装LVS的类似电子表格的网表，或用于下游分析的系统级Verilog网表，如静态时序分析（STA） ）。 Calibre®3DSTACK工具支持包物理验证（DRC，LVS和LVL）。为了使设计人员能够以独立模式在封装上运行LVS，可以提取芯片到芯片或芯片到BGA之间的连接。然后可以将该提取的网表与Xpedition SI工具的网表进行比较，并用于驱动寄生提取或其他电路分析。

可以验证通过无源内插器或封装级RDL的物理连接是否短路或打开它们在布局中连接的引脚标签。 Calibre xACT™IC寄生提取工具可以本地读取Calibre 3DSTACK工具所需的输入。它还提供了可用于防止寄生效应重复计算的选项。在STA流程中，Calibre 3DSTACK工具将接口组件创建（包括连接注释），接口技术数据创建和接口RC规则/模型校准自动化为一步（即，一个Calibre 3DSTACK运行）。

Calibre 3DSTACK能验证bump对齐和die之间的电连接

为了进一步支持这种增长，代工厂和OSATS正在创建第一个装配设计（ADK s） - 相当于IC PDK的封装。这些ADK增强了IC的代工厂工艺专用PDK，实现了许多不同目标工具的验证设计流程，涵盖了与封装相关的问题，封装中的芯片以及两者的组合。这种形式化的指南使最终的包装设计及其所有组件能够在发送生产包装之前独立于原始设计工具和任何专有数据格式进行验证。引入符合代工质量的ADK用于包的签核物理验证，结合在IC和包域中运行的新工具和增强工具，提供标准化规则，合格工具，接口格式，输入/输出格式 - 所有经过测试，合格并证明可以生产出工作产品。合格ADK的可用性将使客户能够生产具有优化芯片/封装性能的更高质量的输入设计，同时缩短整体周期时间。

这种工具功能的融合，结合A DK提供的支持，能够快速安装IC和包装设计，并在其现有的工具流程和流程中自信地采用新的封装设计和验证技术（图2）。通过最小化对工作流程的影响，这种方法支持更快的3D-IC产品。

图2

图2：异构软件包规划和设计相互依赖性推动了对支持所有设计团队需求的混合功能的需求。

3D-IC封装是半导体行业中快速增长的一部分。简化和加快封装验证，同时确保全面覆盖和准确结果，支持和鼓励现有和新兴包装技术的发展，以及他们可以提供的新型和创新产品。