半导体技术原理图（半导体的未来是小芯片和UCIe技术）

Gordon Moore博士是Fairchild的研发总监，当时他撰写了论文“将更多组件塞入集成电路”，发表在1965年4月19日的《电子学》杂志上。在这篇文章发表之后，加州理工学院的卡弗·米德博士宣布摩尔博士的预言为“摩尔定律”。

很少有人理解摩尔定律的本质，也很少有人知道摩尔博士在这篇相对较短的论文中所做的无数切向预测;这些包括家用电脑，汽车自动控制，个人便携式通信设备以及许多其他创新，这些创新在当时对某些读者来说可能看起来像是科幻小说。

Moore博士对集成电路（IC）的预测之一是，“到1975年，经济学可能会要求在单个硅芯片上挤压多达65，000个组件”。它比预测晚了几年的时间，但第一个64Kb DRAM（动态随机存取存储器）于1977年发布，在“单硅芯片”上有65，536个晶体管。摩尔博士的论文发表五年后，1970年推出第一个商业上可行的DRAM以来半导体芯片技术的发展证明这是一个了不起的预测。

摩尔定律的本质

虽然摩尔定律中包含了许多预测，并且几乎所有预测都达到了合理的程度，但有两个预测是摩尔定律的“本质”。如果我们做一些数学运算，我们可以为这些预测添加一些颜色。以下是1965年原始文章中的两段引文，以及我对预测的推断。

• “最低组件成本的复杂性以每年大约两倍的速度增加”。当然，在短期内，这一比率即使不会增加，也可以预期会继续下去。从长远来看，增长率更加不确定，尽管没有理由相信它不会在至少10年内保持几乎恒定。 这表明，在未来十年内，我们将看到晶体管（组件）密度增加约1，024倍。
• “在1970年，每个组件的制造成本预计只有目前成本的十分之一”。该预测预计，虽然晶体管（组件）密度每年将翻一番，但每个组件的成本将以每年约37%的速度下降。理解这一点很重要，所以让我们花点时间来介绍一下数学运算。随着组件密度每增加一倍，制造成本就会增加，但摩尔博士正确地预测，这些更高的成本将带来晶体管密度远远超过的年度翻倍。结果是每个晶体管（组件）的净复合成本降低了37%，导致五年内成本降低90%，十年内成本降低99%。

在1975年的十年运行之后，其结果在大多数方面与摩尔定律的预测非常相似，摩尔博士将期望每18到24个月提前到每年将晶体管密度增加一倍。由于这一显著的进步，如果你生活在发达国家的中产阶级或中产阶级之上，那么你很有可能是“晶体管万亿富翁”——你拥有的所有电子产品都拥有超过一万亿个晶体管。

晶体管经济性

你可以用各种花哨的词来描述各种商业模式，但我喜欢让事情尽可能简单。在任何商业模式中，您都可以在“固定”（资本）和“可变”（边际）之间划分成本。如果模型对可变费用进行大量加权，则几乎没有扩展（杠杆），并且盈利能力与交易量呈相当线性关系。但是，如果模型严重加权为固定成本，则模型会缩放（通常非常显著），并且盈利能力会随着数量的增长而急剧增加。

例如，如果您要钻探石油，则必须建造一个钻井平台并进行钻探石油所需的所有相关资本投资（固定成本），但是一旦建成并且石油开始流动，维持这种流动的成本（可变成本）就非常低。在这种商业模式中，高昂的固定成本被摊销到泵送的石油桶中。显而易见的结论是，生产的石油桶越多，每桶的总成本就越低（固定成本摊销到更多的石油中）。

不太明显的结论是，生产的“下一个”桶的“边际成本”非常低。由于边际（可变）成本表示生产一个单位（桶）的总成本增加，并且不需要额外的固定成本，因此仅计算可变成本。显然，鉴于这些数据，在以高固定成本和低可变成本运营的商业模式中，数量非常重要。

这种高固定/低可变成本商业模式的经典例子或多或少与我们在经典半导体商业模式中看到的一致。开设一条领先的半导体制造生产线（目前以数百亿美元计算）需要花费大量资金，并且为前沿制造工艺（5nm）设计相对复杂的IC很容易花费5亿美元。然而，一旦制造工厂投入运营并且IC投入生产，制造下一个硅晶圆的边际成本相对于这些固定成本就很小。

半导体行业比石油行业有一个巨大的优势;与石油不同，石油的最终供应（发现的储量）受到限制，相对便宜的硅（大多数半导体晶圆的基础材料）的供应几乎是无穷无尽的，这意味着有充分的理由不断压低价格以刺激更多需求，并生产更多产量。

这种现象在数据中得到了证明。贝尔实验室在1947年的实验室里只生产了一个晶体管，之后需要几年的时间才能生产出少数晶体管用于有限的应用。到2022年，仅仅75年后，半导体行业将为地球上的每个男人，女人和孩子生产数千亿甚至数万亿个晶体管，并以IC的形式以远少于一分钱的无穷少的价格出售它们。

在这种惊人的增长趋势是如何推出的背后可能有很多故事，但我最喜欢的故事之一是乔治·吉尔德（George Gilder）在他的书《微观世界》（Microcosm）中讲述的。

由于乔治与这个故事有关，仙童半导体公司以每件150美元的价格向军事客户出售一个晶体管（部件号1211）。由于这个晶体管的成本大约为100美元，因此仙童获得了可观的利润。然而，鉴于严格的军用规格，它成为了不符合客户要求的报废零件。

杰里·桑德斯当时被提拔为仙童消费者营销集团的负责人（杰里·桑德斯后来离开仙童，创办了先进微器件（AMD）），为了找到这些晶体管的归宿，他的任务是找到一个愿意为拒绝支付5美元的买家。他找到了一些愿意购买的买家，但在1963年，当FCC要求所有新电视都包括UHF接收机时，一个巨大的新市场机会打开了。

这里的问题是，即使是5美元，1211的消费版本也无法与RCA创新的金属外壳真空管Nuvistor竞争，它仅以1.05美元的价格向电视制造商提供。桑德斯尽其所能地绕过3.95美元的价格差异 - 消费者1211可以直接焊接到PCB上，避免使用Nuvistor的插座，晶体管显然更可靠。然而，他根本无法完成这笔交易。

鉴于1963年电视的市场潜力约为每年1000万台;桑德斯去了山景城的费尔柴尔德总部，在他位于洛斯阿尔托斯山的家中会见了罗伯特·诺伊斯博士。起初，他犹豫是否要以1.05美元的价格完成交易，但一旦桑德斯描述了这个机会，诺伊斯博士就从容不迫地接受了这个要求，经过短暂的思考，批准了它。

桑德斯回到真力时，以1.05美元的价格预订了第一个消费者1211订单。为了降低成本，Fairchild在香港开设了第一家海外工厂，旨在处理预期的产量，并与之一起为该订单开发了第一个塑料包装（TO-92）。在此之前，所有1211都像当时大多数晶体管一样封装在密封（玻璃到金属密封）金属罐（TO-5）中。

一旦 Fairchild 投入生产，它就能够将价格降至 0.50 美元，并且在两年内（1965 年），它实现了 占据UHF 调谐器 90% 的市场份额，而新的塑料 1211 产生了公司总利润的 10%。1965年恰好也是摩尔博士写这篇著名文章的一年，后来他的发现被认为是“摩尔定律”。

1211晶体管关于如何有效利用低边际成本来驱动体积的教训与摩尔博士的论文无关紧要。然而，当结合摩尔定律的预言，正确预测IC上每个晶体管的成本将随着制造技术的进步而迅速下降时，半导体商业模式的die被铸造出来，资本自由流入该行业。

摩尔定理已死，摩尔定理万岁！

缺陷密度 （D0）对于给定的制造工艺，定义为每个硅晶圆的缺陷数除以晶圆的面积，这些缺陷足够大，可以归类为目标制造工艺的“杀手”缺陷。问题是，随着制造工艺（制造节点）尺寸的缩小，被确定为“杀手”缺陷的尺寸也会缩小。

通常，杀手级缺陷被定义为制造工艺节点大小为20%的缺陷。例如，小于9nm的缺陷对于45nm制造节点来说可能是可以接受的，但是大于2.8nm的缺陷将被定义为14nm制造节点的“杀手”缺陷。对于5nm制造节点，仅测量到1nm的缺陷可能是一个杀手级的缺陷。

这是在使用领先的制造工艺技术时，越来越难以产生大型单片IC（以芯片面积测量）的主要原因之一。

存储器件、FPGA、GPU 和一些专门的机器学习 （ML） IC 也面临着相同的良率挑战。然而，在这些IC中，你会发现数十亿个相同的单元（功能块），它们彼此之间实际上是相同的。为了优化良率，这些仍然使用巨大芯片尺寸的IC通常设计有冗余单元，这些单元可以被屏蔽或编程以替换不能正常工作的单元。目前尚不清楚这种趋势是否会持续下去。

关于缺陷密度何时成为一个不可逾越的问题，有各种各样的意见。然而，从我所读到的内容来看，它似乎在22nm到14nm窗口中进入了方程，低于14nm的数据表明它变得很重要，除此之外，这个问题只会变得更糟。

鉴于大芯片尺寸IC比小芯片尺寸IC更有可能在其边界内存在缺陷;芯片尺寸和产量之间存在负相关关系，随着制造技术向越来越小的工艺节点发展，这一趋势将变得更加令人烦恼。

台积电在2020年第二季度为其新的5nm制造节点运行测试晶圆时强调了这个问题。在这些测试之后，台积电表示对于为18mm^2 的die其平均良率约为80%，但对于100mm^2的die，直通率急剧下降到仅32%。正如摩尔定律统治期间的情况一样，自这些早期测试以来，TSM的直通率已经提高了，但尽管如此，我确信5nm工艺节点的直通率仍然不如较大工艺节点的直通率有利，并且未来的趋势很明显;大型整体die的时代已经过去了。

在台积电发布其5nm工艺的早期数据之前的几年，AMD首席执行官Sa Su博士在2017年IEEE国际电子器件会议（IDEM）上以非常简单的图表介绍了缺陷密度问题。此图显示了芯片尺寸对于 250 平方毫米随着AMD从45nm向更小的制造节点迈进，每产量 mm^2 成本的增加。低调的结论是，一旦工艺节点低于14/16nm，增加芯片尺寸在经济上成为问题，缺陷密度所导致的直通率成本成本就会急剧增加。

增加die的尺寸会导致成本急剧增加

缺陷密度并不是一个新问题 - 它从第一天起就已经存在了。然而，吸取的经验教训总是推动它超越当前的制造节点，并且解决当前节点的良率问题的能力是50多年来推动摩尔定律的原因。虽然您可以放心，我们正在努力减少缺陷密度对前沿制造节点的影响，但有五个原因表明Chiplet趋势不仅将继续存在，而且还有望迅速扩张并带来新的市场机会。

（1）在Chiplets上进行了大量投资，以降低组装成本并优化性能。虽然当您将设计从单芯片单片硅片移开时，存在固有的成本和性能损失，但随着Chiplet技术的充分利用，性能损失似乎将降至最低，成本损失将大大抵消。

（2）通用小芯片互联快车（UCIe，Universal Chiplet Interconnect Express）联盟指定了芯片对芯片互连标准，以建立开放的芯片生态系统。该联盟的创始成员包括：ASE，AMD，Arm，谷歌云，英特尔，梅塔，微软，高通，三星和台积电。统一通信类似于标准化计算接口的 PCIe 规范。但是，与 PCIe 相比，UCIe 可提供高达 100 倍的带宽、低 10 倍的延迟和 10 倍的电源效率。有了这个标准，我相信我们将看到大量新的Chiplet进入市场。

（3）随着2017年其通用异构集成和知识产权重用策略（CHIPS）计划的发布，国防高级研究计划局（DARPA）走在Chiplet技术发展曲线的前面。CHIPS的目标是为商业和军事应用开发大量的第三方芯片目录，DARPA预测这些芯片将使新设计的成本和周转时间降低70%。DARPA CHIPS计划不仅利用了结合异构制造工艺节点的优势，还利用了在芯片设计中加入非均质材料。

（4）摩尔定律的魔力在于，随着制造技术的进步，每个晶体管的制造成本下降幅度将远远超过固定成本的增加。我找不到数据来量化这一点，但我可以找到广泛的共识，即不断下降的制造成本曲线在10nm左右变平，并且它正朝着不利的方向发展。由于先进的制造成本正在增加，Chiplet策略使IC架构师能够仅针对芯片设计中绝对需要尽可能高性能的部分的前沿（昂贵）制造节点，并将Chiplet设计的其他部分定位到针对低功耗和/或低成本进行优化的制造工艺。

（5） Chiplet设计可以加快产品上市时间，降低固定成本，降低给定设计的总制造成本，并利用可以随时间扩展和/或更改的架构。换句话说，Chiplet设计提供了独特的灵活性，而这些灵活性在整体式设计中在经济上是不可行的。随着我们看到新的符合UCIe标准的Chiplet的推出，这一趋势将变得更加明显和加速。

正如您从下图中看到的那样，制造商不仅面临着与芯片尺寸直接相关的缺陷密度良率挑战，而且随着制造技术的进步，与设计和将新的复杂单片IC投入生产相关的固定成本也在飙升。换句话说，数据表明我们已经达到了一个临界点，Chiplet就是答案。不仅应对良率和成本较高的挑战，也使半导体行业开辟了新的市场机遇。

不同工艺节点芯片的成本分布

虽然我在本文中的重点是处理器 IC（为了保持连续性，主要是英特尔处理器），但固定成本的增加以及良率与芯片尺寸之间的负相关也正在影响片上系统 （SoC） 设计。已经有证据表明，联发科技将转向3nm的Chiplet设计，台积电为其智能手机应用处理器（AP）提供服务，我敢打赌高通公司已经酝酿了一个尚未公开的Chiplet设计。

通过UCIe标准化和DARPA芯片计划，针对智能手机接入点以外的广泛市场的SoC制造商将采用Chiplet设计，以降低成本，缩短开发周期并提高灵活性。这将为支持芯片制造商和各种IP公司开辟新的机会。

我相信，我们还将看到IP公司通过利用新的UCIe规范将其IP“硬化”为已知良好的芯片（KGD）来扩展其传统市场方法，并有效地将其IP作为硬件芯片直接出售给半导体制造商和IC制造公司以及开发自己的特定应用芯片的OEM客户。

我认为Chiplets将实现的更有趣的事情之一是SoC适用于没有数量或过于分散而无法推动数亿美元单片IC设计投资的新市场。其中包括各种各样的物联网、人工智能和机器学习（ML）机会，其中FPGA技术可用于加速器，可以快速适应不断变化的算法，并提供扩展市场范围和SoC生命周期所需的设计灵活性。

Chiplets还可以通过提供可扩展的处理器解决方案和其他客户特定的选项（添加更多处理器内核，添加加速器，添加更多内存，甚至更改/更新新标准的RF部分等）为新市场和现有市场启用SoC解决方案。这些变化和灵活性在单片IC设计中几乎是不可能的。

底线：如果没有可变成本下降（每个晶体管的制造成本降低）的好处抵消了急剧上升的固定成本和缺陷密度复杂性的增加，摩尔定律已经结束了。然而，与过去一样，半导体生态系统正在适应，随着Chiplet技术建立牵引力，随着我们的前进，我们很可能会看到一个加速创新和新市场机会的时期。

这里的要点（如果你愿意的话，引爆点）是Chiplets为我们的创造力打开了新的大门，并在我们的生活和工作方式中不断拓宽技术。我们已经到了这样一个地步，即我们不再需要只考虑对于单片IC设计来说，什么是有意义的，这些设计受到超高固定成本和痛苦的长交货时间的阻碍;我们现在可以专注于异构Chiplet，这些芯片利用新的开放标准来优化设计，以实现用例规定的最终成本和性能。

当您将这些新优势与UCIe和DARPA CHIPS计划的标准化相结合时，就有很大的潜力打开新市场和新用例，这些市场和新应用场景甚至还没有看到鸡尾酒餐巾的背面。

半导体的未来是UCIe总结

• 芯片不仅是我们所有技术设备的字面核心，而且还为我们如此依赖的软件和体验提供支持。
• 最重要的是，它们是重要技术趋势走向的前沿指标，因为芯片设计和进入其中的技术必须在使用它们的产品和利用它们所需的软件之前完成数年。
• 在这里，我们来看看早些时候关于一个新的行业联盟和半导体行业标准的看似温和的公告，称为通用Chiplet互连技术（或UCIe，Universal Chiplet Interconnect Express），这实际上非常重要。

UCIe技术是半导体行业发展的未来

哎呀，想知道一个秘密吗？

如果你想成为一个严肃的科技行业观察者或铁杆科技爱好者，那么你需要开始密切关注半导体行业正在发生的事情。 芯片不仅是我们所有技术设备的字面核心，而且还为我们如此依赖的软件和体验提供支持。然而，最重要的是，它们是 重要技术趋势走向的前沿指标，因为芯片设计和进入其中的技术必须在使用它们的产品和利用它们所需的软件之前数年完成。

因此，考虑到这一点，让我解释一下为什么上周晚些时候关于一个新的行业联盟和半导体行业标准的看似温和的公告，称为通用Chiplet互连技术（或UCIe），如此重要。

首先提供更多的背景信息。在过去的几年里，科技行业内部就摩尔定律的持续可行性以及芯片行业进步的潜在停滞进行了大量的辩论和讨论。请记住，英特尔（INTC）联合创始人戈登·摩尔（Gordon Moore）在50多年前曾预测，半导体性能大约每18-24个月就会翻一番，他的预测被证明是非常有先见之明的。事实上，许多人认为，硅谷和整个科技行业在过去半个世纪中取得的令人难以置信的进步，本质上是对这项定理的“实现”。

然而，随着芯片制造工艺的进步，该行业已经开始面临一些潜在的物理限制，这些限制似乎非常难以克服。从本质上讲，单个晶体管已经变得如此之小，以至于它们正在接近单个原子的大小 - 你不能比这更小。因此，通过缩小晶体管并将越来越多的晶体管安装到单个芯片上来提高性能的传统努力即将结束。然而，芯片公司几年前就认识到了这些潜在的挑战，并开始专注于其他想法和芯片设计概念，以保持性能以摩尔定律般的速度发展。

其中最主要的是关于将大型单片芯片分解成更小的组件或小芯片，并以巧妙的方式将它们组合在一起的想法。这反过来又导致了芯片架构、芯片封装和许多组件之间互连方面的许多重要进步。例如，就在10多年前，芯片设计和IP（知识产权）公司Arm推出了Big.little的想法，它由多个不同尺寸的CPU内核连接在一起，以获得高质量的性能，但功耗水平显着降低。从那时起，我们看到几乎每家芯片公司都利用了这一概念，英特尔在其12个中采用了新的功率和效率内核。千Gen Core（代号为“桤木湖”）是最近的例子。

多部分SOC或片上系统的兴起，其中多个不同的元件，如CPU，GPU，ISP（图像信号处理器），调制解调器等都组合到单个芯片上 - 例如高通（QCOM）对其流行的骁龙系列芯片所做的 - 是大型单芯片分解的另一个发展方向。这些小芯片之间的联系也取得了重要的进展。例如，当AMD在2017年首次推出其锐龙CPU时，该设计的独特特征之一是使用高速Infinity Fabric将多个相同大小的CPU内核连接在一起，以便它们可以更有效地运行。

除了少数例外，这些封装和互连功能中的大多数仅限于公司自己的产品，这意味着它只能混合和匹配自己的各种组件。认识到组合来自不同供应商的组件的能力可能很有用 - 特别是在高性能服务器应用程序中 - 导致了CXL（计算快速链接）标准的创建。CXL今年刚刚开始用于现实世界的产品，经过了理想的优化，可以快速，高效地将CPU和内存互连专用加速器（如AI处理器）。

但是，尽管CXL可能很棒，但它并没有完全达到能够混合和匹配不同公司使用不同类型和尺寸的制造工艺以真正的乐高方式制造的不同小芯片的水平。这就是新的UCIe标准的用武之地。

由英特尔，AMD，Arm，高通，三星（OTCPK：SSNLF），谷歌（GOOG，GOOG），梅塔（FB）和微软（MSFT）以及芯片制造商TSMC（TSM）和ASE（ASX）组成的强大联盟启动，UCIe建立在CXL和PCIe 5.0标准的基础上，并定义了物理（互连）和逻辑（软件）标准，公司可以通过这些标准开始设计和构建他们梦想中的芯片。想要将英特尔 CPU 与 AMD GPU、高通调制解调器、谷歌 TPU AI 加速器和微软 Pluton 安全处理器混合到单芯片封装或系统级封装 （SOP） 上吗？当基于UCIe的产品在2024-2025年的时间框架内开始商业化时，这正是您应该能够做到的。

这不仅在技术和概念上很酷，而且还为芯片公司和设备制造商开辟了全新的机会，并为整个半导体行业创造了许多新型的选择。例如，这可以创建规模较小但财务上可行的半导体公司，这些公司只专注于非常专业的小芯片，或者只专注于将其他人制造的现有部件的有趣组合放在一起。对于设备制造商来说，从理论上讲，这使他们能够构建自己的定制芯片设计，而无需整个半导体团队的负担（和成本）。换句话说，您可以以显着降低的开发成本创建Apple（AAPL）级别的芯片特异性。

从制造方面来看，也有巨大的好处。例如，虽然它并不为人所知，但并非所有芯片都可以从在尖端工艺节点（例如今天的4和3纳米）上构建中受益。事实上，许多芯片，特别是那些处理模拟信号的芯片，实际上最好在更大的工艺节点上构建。像5G调制解调器，射频前端，WiFi和蓝牙无线电等东西在更大的节点上构建时表现得要好得多，因为它们可以避免信号泄漏问题。因此，像格芯（GFS）这样的公司和其他没有最小工艺节点但专门从事独特制造、工艺或封装技术的公司，应该在小芯片驱动的半导体世界中拥有更光明的未来。

展示价值的能力将不仅限于那些仍然处于工艺技术前沿的人（不过，可以肯定的是，在可预见的未来，这将继续是非常有价值的）。相反，能够证明能够在半导体行业供应链的许多不同步骤之一中提供独特能力的芯片设计公司或代工厂应该能够建立更可行的业务。此外，在多家公司之间混合搭配的能力可能会带来一个竞争更加激烈的市场，并且希望能够减少我们在过去几年中看到的供应链中断。

要进一步扩大对UCIe的支持，并确保它像概念最初建议的那样无缝地工作，还有很多工作要做。值得庆幸的是，最初推出该标准的公司足够令人印象深刻，他们必然会鼓励一些明显缺失的玩家（我正在看苹果和英伟达（NVDA））以及一系列鲜为人知的公司参与其中。UCIe的可能性，最重要的是，它的颠覆潜力是巨大的。今天的半导体行业已经演变成一个令人兴奋和竞争激烈的新时代，由于我们在社会各个方面经历的大流行驱动芯片短缺，人们对半导体重要性的认识从未如此之高。随着UCIe的推出，我相信该行业有可能达到更高的水平 - 而且，最肯定的是，这将是值得关注的。

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