制备纳米金属的电化学沉积法原理（纳米集成电路制造工艺-电介质薄膜沉积工艺）

前言

电介质在集成电路中主要提供器件、栅极和金属互连间的绝缘， 选择的材料主要是氧化硅和氮化硅等，沉积方法主要是化学气相沉积（CVD）。随着技术节点的不断演进，目前主流产品已经进入65/45nm的世代，32/28nm产品的技术也已经出现，为了应对先进制程带来的挑战，电介质薄膜必须不断引入新的材料和新的工艺。

电介质是能够被电极化的绝缘体。 电介质的带电粒子是被原子、 分子的内力或分子间的力紧密束缚着， 因此这些粒子的电荷为束缚电荷。 在外电场作用下， 这些电荷也只能在微观范围内移动， 产生极化。 在静电场中， 电介质内部可以存在电场， 这是电介质与导体的基本区别。

在电磁学里，当给电介质施加一个电场时，由于电介质内部正负电荷的相对位移，会产生电偶极子，这现象称为电极化。施加的电场可能是外电场，也可能是嵌入电介质内部的自由电荷所产生的电场。因为电极化而产生的电偶极子称为“感应电偶极子”，其电偶极矩称为“感应电偶极矩”。

在栅极电介质的沉积方面，为了在降低电介质EOT（等效氧化物厚度）的同时，解决栅极漏电的问题，必须提高材料的k值。在130/90/65nm乃至45nm的世代，对传统热氧化生成的氧化硅进行氮化，生成氮氧化硅是提高k值的一种有效方法。而且氮氧化硅在提高材料k值和降低栅极漏电的同时，还可以阻挡来自多晶硅栅内硼对器件的不利影响，工艺的整合也相对简单。到45/32nm以后，即使采用氮氧化硅也无法满足器件对漏电的要求，高k介质的引入已经成为必然。Intel公司在45nm已经采用了高k的栅极介质（主要是氧化铪基的材料，k值约为25），器件的漏电大幅降低一个数量级。

在后端的互连方面，主要的挑战来自RC延迟。为了降低RC延迟，电介质的k值必须随着技术节点不断降低。从180/130nm采用掺氟的氧化硅（FSG）到90/65/45nm采用致密掺碳的氧化硅（SiCOH），再到32nm以后的多孔的掺碳氧化硅（p-SiCOH），材料的k值从3.5到3.0～2.7，再到小于2.5。不仅金属间电介质，在铜化学机械抛光后的表面沉积的介质阻挡层的k值也必须不断降低。从130nm采用的氮化硅到90/65/45nm以后采用的掺氮的碳化硅（NDC），材料的k值从7.5到小于5.3。

新的材料可能要求采用新的沉积方法。例如高k的栅极介质，目前主要采用原子层沉积(ALD)的方法，不仅可以更为精确地控制薄膜的厚度，而且沉积温度低，填充能力好，薄膜内的俘获电荷少。又如后端的多孔掺碳氧化硅 的沉积 ，在常规的等离子体增强CVD(PECVD)沉积过程中，需要加入造孔剂，然后通过紫外固化的方法除去造孔剂，从而在薄膜内留下纳米尺寸的孔隙。

即使采用相同的材料，由于要求的提高也可能需要采用新的沉积方法。在浅槽隔离(STI)和层间电介质(ILD)的沉积，虽然都是沉积氧化硅，但在45nm以后，对填充能力、等离子损伤的要求越来越高，高密度等离子体CVD(HDP-CVD)的方法已经不能满足要求，基于热反应的亚常压CVD(SACVD)已逐渐取代HDP-CVD成为主流。

总而言之，随着技术节点的推进，对电介质薄膜沉积的材料和工艺都提出了更高的要求，新的材料和工艺将不断涌现。

4.2 氧化膜/氮化膜工艺

氧化硅薄膜和氮化硅薄膜是两种在CMOS工艺中广泛使用的介电层薄膜。

氧化硅薄膜可以通过热氧化（thermal oxidation）、化学气相沉积 （ chemical vapor deposition ） 和原子 层沉积法 （ Atomic Layer Deposition，ALD）的方法获得。

如果按照压力来区分的话，热氧化一般为常压氧化工艺，常见的机器有

多片垂直氧化炉管（oxide furnace， TEL或KE），快速热氧化（Rapid Thermal Oxidation，RTO，应用材料公司）等。

化学气相沉积法一般有低压化学气相沉积氧化（Low Pressure Chemical Vapor Deposition，LPCVD，TEL或KE）工艺，半大气压气相沉积氧化 （ Sub-atmospheric Pressure Chemical Vapor DepoSition，SACVD，应用材料公司）工艺，增强等离子体化学气相层积（Plasma Enhanced Chemical Vapor Deposition，PECVD，应用材 料公司）等，常见的机器有多片垂直氧化沉积炉管（TEL，KE），单片腔体式的沉积机器（应用材料公司）和低压快速热退火氧化机器 （应用材料公司）。原子层沉积法获得的氧化膜也是一种低压沉积， 在45nm以上的工艺中采用比较少，但在45nm以下工艺技术中开始大量采用，主要是为了满足工艺的阶梯覆盖率的要求。

在热氧化工艺中，主要使用的氧源是气体氧气、水等，而硅源则是单晶硅衬底或多晶硅、非晶硅等。氧气会消耗硅（Si），多晶硅（Poly）产生氧化，通常二氧化硅的厚度会消耗0.54倍的硅，而消耗的多晶硅则相对少些。这个特性决定了热氧化工艺只能应用在侧墙工艺形成之前的氧化硅薄膜中。同时热氧化工艺的氧化速率受晶相（111 ＞100）、杂质含量、水汽、氯含量等影响，它们都使得氧化速率变快。

具体的方法有：

Si（固态） O2 （气态）→ SiO2 （固态）（干氧法）

Si（固态） H2O （气态）→ SiO2 （固态） 2H2 （湿氧法）

化学气相沉积法使用的氧源有，，O2，O3，N2O 等 ， 硅源有TEOS （ tetraethyl or thosilicate ， Si(OC2H5)4，SiH4， BTBAS （ 二丁基胺矽烷， Bis（ tertiarybutylamino ） ） ， TDMAS（Tris（Dimethylamino）Silane）等 。

通过LPCVD多片 垂直炉管得到氧化硅薄膜的方法有：

TEOS（液态）→ SiO2 （固态） 副产物（气态）（550～ 800℃）

SiH4 （气态） N2O （气态）→ SiO2 （固态） 副产物（气态）（650～900℃）

BTBAS O2/O3 →SiO2 （固态） 副产物（气态）（450～ 600℃）

通过单片单腔体的沉积机器获得氧化硅薄膜的方法有

TEOS O3 、 SiH4 O2 等，

一般的温度范围为400～550℃。 具体两种氧化工艺和制造设备的比较如表4.1所示。

表4.1 热氧化和化学气相沉积的工艺和制造设备比较

表4.1 热氧化和化学气相沉积的工艺和制造设备比较（续表）

在ULSI的CMOS工艺中，根据氧化膜获得的方法把它应用在不同地方，如表4.2所示。

表4.2 氧化膜的主要应用

氮化硅薄膜可以通过化学气相沉积和原子层沉积法的方法获得，化学气相沉积法一般有

• 低压化学气相沉积氧化工艺
• 增强等离子体化 学气相层积等

常见的机器有

• 多片垂直氮化沉积炉管（TEL或KE）
• 单片腔体式的沉积机器（应用材料公司）
• 原子层沉积机器（KE）

但原子层沉积法获得的氮化膜使用比较少。 化学气相沉积法使用的氮源一般为

• NH3
• 硅源有SiH4
• SiH2Cl2 （ dichlorosilane ， DCS ）
• Si2Cl6 （ hexachlorodisilane ， HCD ）
• BTBAS （ 二丁基胺硅烷 ， Bis （ tertiarybutylamino ） silicate ）
• TDMAS（tris（dimethylamino）silane）

通过LPCVD多片垂直 炉管或单片机器得到氮化硅薄膜的方法有

两种获得氮化膜的方法的主要优缺点如表4.3所示。

表4.3 化学气相沉积法和原子层沉积法的主要优缺点

在ULSI的CMOS工艺中，氮化膜的主要应用如表4.4所示。

表4.4 氮化膜的主要应用

氧化硅和氮化硅在90nm以下技术中的主要趋势如表4.5所示。

表4.5 氧化硅和氮化硅在90nm以下技术中的主要趋势

在65nm以下，侧墙工艺中的氧化硅和氮化硅的热预算非常重要， 可以通过降低炉管的层积温度（＜600℃），也可以使用单片机的 SACVD OX，PECVD SiN。但过低的温度会使阶梯覆盖率和微差异变差，同时产生酸槽刻蚀率偏快的问题，需要通过结深工艺和侧墙工艺的整合来取舍。

4.3 栅极电介质薄膜4.3.1 栅极氧化介电层 - 氮氧化硅（SiOxNy" role="presentation" style="display: inline-block; font-style: normal; font-weight: normal; text-indent: 0px; text-align: left; text-transform: none; letter-spacing: normal; word-spacing: normal; overflow-wrap: normal; white-space: nowrap; float: none; direction: ltr; max-width: none; max-height: none; min-width: 0px; min-height: 0px; border: 0px; position: relative;">SiOxNy）

作为栅极氧化介电层从纯二氧化硅到HfO，ZrO2 等系列高介电常数薄膜的过渡材料，氮氧化硅为CMOS技术从0.18μm演进到45nm世代发挥了重要作用。时至今日，其技术不管是从设备、工艺、整合还是表征，都越来越成熟，越来越完善。之所以用氮氧化硅来作为栅极氧化介电层，一方面是因为跟二氧化硅比，氮氧化硅具有较高的介电常数，在相同的等效二氧化硅厚度下，其栅极漏电流会大大降低（见图 4.1）；

另一方面，氮氧化硅中的氮对PMOS多晶硅中硼元素有较好 的阻挡作用，它可以防止离子注入和随后的热处理过程中，硼元素穿过栅极氧化层到沟道，引起沟道掺杂浓度的变化，从而影响阈值电压的控制。作为栅极氧化介电层的氮氧化硅必须要有比较好的薄膜特性及工艺可控性，所以一般的工艺是先形成一层致密的、很薄的、高质 量的二氧化硅层，然后通过对二氧化硅的氮化来实现的。也有少量文献报道用含氮的气体，如一氧化氮（NO）和氧气共同反应氧化单晶硅底材来形成氮氧化硅栅极氧化介电层。本节就对氮氧化硅栅极氧化介 电层的制造工艺，表征方法及未来发展方向和挑战作一简单介绍。

图4.1 SiO2 ，SiON，高k 介电材料漏电流和等效厚度的关系

1．氮氧化硅栅极氧化介电层的制造工艺

氮氧化硅栅极氧化介电层主要是通过对预先形成的 SiO2 薄膜进行氮掺杂或氮化处理得到的，氮化的工艺主要有热处理氮化（thermal nitridation）和化学或物理沉积（chemical or physical deposition）两种。

早期的氮氧化硅栅极氧化层的制备是用炉管或单一晶片的热处理 反应室来形成氧化膜，然后再对形成的二氧化硅进行原位或非原位的热处理氮化，氮化的气体为 N2O 、NO或NH3 中的一种或几种 。这种氮化方法工艺简单，可缺点是掺杂的氮含量太少，对硼元素的阻挡作用有限；并且掺杂的氮位置靠近SiO2 和硅底材之间，界面态不如纯 氧化硅，对载流子的迁移率、对器件的可靠性都有一定的影响。用热处理氮化得到的氮氧化硅主要用于0.13μm及以上的CMOS器件中栅极氧化介电层的制备。 用化学或物理沉积（chemical or physical deposition）方式来形成 SiON的方法很多，比如低能量的离子注入、喷射式蒸汽沉积、原子层沉积、等离子体氮化等，随着CMOS进入90nm以下，栅极氧化介电层及多晶硅的厚度越来越薄，而源漏极及轻掺杂源漏极的掺杂浓度相对越来越高，这就要求作为栅极氧化层的氮氧化硅中，氮的含量越来越高，同时尽可能的靠近上表面。

在这种情况下，等离子体氮化工艺就应运而生。它主要是用氮气或氮气和惰性气体(如氦气或氩气)的混合气，在磁场和电场感应下产生等离子体，而形成的氮离子和含氮的活性分子/原子则通过表面势扩散至预先形成的超薄氧化硅表面，取代部分断裂的硅氧键中氧的位置，并在后续的热退火步骤中将已经形成较为稳定的硅氮成键而固定来。

一个典型的等离子体氮氧化硅工艺示意图如图4.2所示，它具有工艺可控性和重现性好、形成的氮氧化硅氮含量高、均匀性好等优点。等离子体氮化工艺的主要设备生产商有应用材料公司（Applied Material）和东电电子（Tokyo Electron）。需要特别指出的是，氮氧化硅工艺复杂，材料受外部环境影响较大，不仅前后工艺流程间要控制时间（如与前面的预清洗工艺间，与后面的多晶硅沉积工艺间），本身工艺步骤间也要控制时间间隔和环境条件，所以通常的等离子体氮化工艺设备会把形成SiO2 的腔体。等离子体氮化的腔体及随后的退火处理腔体都整合在一起（见图 4.3）

图4.2 等离子体氮化形成SiON工艺示意图

图4.3 应用材料公司用于制造SiON的gate cluster机台

2．氮氧化硅栅极氧化介电层的表征

跟超薄 SiO2 一样，当SiON氧化介电层越来越薄时，氮氧化硅膜厚、组成成分、界面态等对器件电学性能的影响越来越重要，同时这些薄膜特性的表征也越来越困难，往往需要几种技术结合起来使用。

比如说传统的偏振光椭圆率测量仪除了要求量测的光斑大小越来越小，并具有减少外部环境玷污效应（airborne material contamination effect）的功能外，同时还需具备短波长的紫外光或远紫外光波段，以提高对氮氧化硅中化学组分的敏感度。

而对透射电镜来说，高分辨率 （＜0.2nm）的透射电镜对于观察 SiO2/Si 或SiON/Si的界面形貌、界面缺陷是不可或缺的。而对于氮氧化硅介电层来说，光电子能谱 （XPS）是一种比较有效的测量膜厚和组成成分的工具，它跟TEM和 C-V量测都有比较好的线性关系（见图4.4），XPS不但可用于SiO2 或SiON栅极氧化介电层的厚度量测，具有角度分辨率的XPS还可以用于SiON中氮的浓度随深度的分布测试 。

另一种比较有效测量氮氧化硅中氮的浓度分布的工具为二次离子质谱（SIMS），它可以区分不同工艺条件下制得的氮氧化硅介电层厚度、氮的浓度及分布的细微差别（见图4.5）。对于SiON介电层来说，除了上述特性外，薄 膜界面态、缺陷及电荷情况对介电层的电学性能的影响也至关重要。

这些通常可用非接触式的C-V测量仪来实现的。非接触式C-V测量设备不但可以测得超薄SiON介电层的界面电荷，缺陷密度，还可以表征介电层的漏电流特性。以上这些测量基本上是在光片上进行的，对于一个栅极氧化介电层来说，最直接也是最重要的是当它真正用于 CMOS器件时，器件的电学性能、可靠性等，这些则需要用常规的C-V、I-V、GOI、NBTI、HCI等测量来表征

图4.4 用XPS测得的SiO2 厚度与TEM，C-V测得的厚度的对应关系

图4.5 用SIMS来分析不同工艺条件SiON介电层的氮浓度及深度分布

3．氮氧化硅栅极氧化介电层的未来发展方向和挑战

跟二氧化硅比，氮掺杂的SiON栅极氧化层或氧化硅氮化硅叠加的栅极氧化层，其漏电流得到了大大的改善（可降低一个数量级以上），并且可以同时保持沟道里的载流子迁移率不变。

时至今日， SiON栅极介电层还是45nm以上CMOS技术主流的栅极材料。在可预见的将来，氮氧化硅栅极氧化介电层会在现有技术基础上，不断提高工艺制程的控制水平，比如用较温和的等离子体来实现氮掺杂，以减少氮穿透SiO2 到达硅衬底并降低SiON/Si界面的损伤；又比如通过设备 硬件的改进来提高掺氮浓度和介电层厚度的均一性。

跟高介电常数栅 极氧化层和金属电极比，SiON制程具有工艺简单成熟，生产成本低， 重现性好等技术优点。工程技术人员一方面在努力尝试将它继续延伸到下一代CMOS技术节点，如32nm和28nm，另一方面也在不断地拓宽它的应用，如作为32nm及以下技术节点高介电材料和硅底材的中间层。当然，每种技术工艺都有它的局限性，当纯粹的SiON栅极 介电层物理厚度降低到小于12～14Å时，从栅极到硅衬底的直接隧穿漏电流已经大到直接影响器件的动态、静态功耗，并决定了器件的可靠性，高介电材料取代氮氧化硅成为新的栅极氧化介电层也已经成为 历史的必然。

4.3.2 高k栅极介质

1．介绍

2007年1月27日，Intel公司宣布在45nm技术节点采用高k介质和金属栅极并进入量产，这是自20世纪60年代末引入多晶硅栅极后晶体管技术的最大变化。很快地，IBM公司于2007年1月30日也宣布用于生产的高k介质和金属栅极技术。在32nm和28nm技术节点，已经有越来越多的公司采用这一技术。

为什么要采用高k 栅极介质呢？

器件尺寸按摩尔定律的要求不断缩小，栅极介质的厚度不断减 薄，但栅极的漏电流也随之增大。在5.0nm以下， SiO2 作为栅极介质所产生的漏电流已无法接受，这是由电子的直接隧穿效应造成的。对SiO2进行氮化，生成SiON可以使这一问题得以改善，但是在90nm节点后，如图4.6所示，由于栅极漏电流过大，即使采用SiON也难以继续减薄了（11～12Å）。

图4.6 不同SiON厚度的栅极电压和漏电流

在65nm节点，栅极介质厚度的减薄实际已经停止（见图4.7），技术的重点在于通过应变硅技术提高器件的性能。但是工业界早在20世 纪90年代末就已认识到，要从根本上解决栅极的漏电问题，必须采用 一种高k介质取代 SiO2/SiON ，这样可以在降低等效二氧化硅绝缘厚度 （EOT）的同时，得到较大的栅极介质的物理厚度，从而在源头上堵 住栅极的漏电。介质的EOT公式如下

图4.7 Intel公司不同技术接点的EOT和栅极漏电流

在维持T high- k 不变的前提下，由于高k 介质的介质常数比SiO2/SiON 的大，EOT就越小，晶体管的尺寸就能按照摩尔定律的要求继续得以 缩小。如图4.7所示，Intel公司在45nm采用高k 介质后，EOT降低的同 时，栅极的漏电也呈数量级的减小。

2．高k介质的选择

如何选择高k介质呢？首先高的k 值是一个主要的指标。表4.6列出了候选的介质和它们的k值。根据材料的化学成分、制备方法和晶体结构等条件的不同，同一种材料可能具有不同的k值。

表4.6 介质和它们的k值

除了高的k值，介质同时还必须考虑材料的势垒、能隙、界面态密度和缺陷、材料的化学和热稳定性、与标准CMOS工艺的兼容性等因素。

HfO2 族的高k 介质是目前最有前途的选择之一（其次是ZrO2 族的高k介质）。 在高k介质研究的前期，介质与多晶硅栅极的兼容性一直是一个问题。如图4.8所示，由于在HfO2 和多晶硅界面上形成Hf-Si键合，即界面存在缺陷态，使得无法通过多晶硅的掺杂调节器件的开启电压 （ Vt ），这被称为“费米能级的钉扎”。

图4.8 费米能级的钉扎

另外一个问题是器件的电迁移率的降低，这是由于高k介质的表面声子散射造成的（见图4.9）。因为高k介质的高的k值得益于其偶极性分子结构，但这种分子结构容易产生振动。在和硅的界面上，偶极性分子的振动被传递到硅原子，造成晶格振动（声子）并进而影响电子的正常运动，导致迁移率的降低。

图4.9 不同结构下的电子迁移率

问题的解决方法之一是采用金属代替多晶硅作为栅极，这样既可 以避免HfO2 和多晶硅界面上缺陷态的产生，同时金属栅极的高的电子 密度，可以把偶极性分子的振动屏蔽掉，从而提高器件的通道内的迁 移率（见图4.9）。 如前所述，HfO2 族的高k介质是目前最好的替代 SiO2/SiON 的选择。根据工艺整合的不同，主要有先栅极和后栅极两种路线，在后栅极中又有先高k和后高k两种不同方法（在金属栅极章节内详述），其主要区别在于高k介质是否经历源/漏的高温热处理（1050℃）。纯的HfO2 具有较高的k值（25），但缺点是无法承受高温。在温度超过 500℃， HfO2 会发生晶化，产生晶界缺陷，同时晶化还会造成表面粗糙度的增加，这都会引起漏电流的增加，从而影响器件的性能。所以纯的HfO2 只适合应用于后栅极后高k的整合路线。可以通过对HfO2 进行掺杂来改善它的高温性能，如掺Si或氮化，形成HfSiO/HfSiON。但 这样都会降低介质的k值（15），从而影响EOT的降低。

3．高k介质的沉积方法

前栅极工艺路线主要采用MOCVD沉积HfSiO，然后通过热或等离 子氮化生成HfSiON。沉积温度较高（600～700℃），因为较高的沉积 温度配合后续高温的氮化和氮化后热处理（1000℃），有助于去除薄膜中的C杂质，已知C杂质会在HfO2 中形成施主能级，增大薄膜的漏 电流（见图4.10）。

图4.10 杂质C对HfO2 的不利影响

4．界面层

高k介质的一个挑战是维持器件的高驱动电流，如前所述，在高k介质上面采用金属电极取代多晶硅，可以减少沟道内电子迁移率损失，但还需要在高k介质和Si基底之间加入 SiO2/SiON 作为界面缓冲层，进一步改善电子迁移率。

界面层还有助于界面的稳定性和器件的可靠性，因为在以前多个技术节点， SiO2/SiON 与Si基底界面的优化已经研究得十分深入了。

当然，界面层的存在也有不利的一面，它使得整体栅极介质（由低k值的 SiO2/SiON 和高k值的HfO2 族介质构成） 的k值降低，从而影响EOT的降低，所以必须严格控制它的厚度。界面层的形成可以采用Si的高温氧化（如ISSG工艺），或化学氧化来实现。

5．覆盖层

高k介质的另一个挑战是Vt的调节。多晶硅栅极可以通过不同的掺杂实现（P型和N型），金属栅极则需要找到适合PMOS和NMOS的具有不同功函数的金属材料。不幸的是大多数栅极金属材料在经过源/漏高温热处理后，功函数都会漂移到带隙中间，从而失去Vt调节的功用（详述见金属栅极章节）。

所以对于先栅极工艺，通常采用功函数位于带隙中间的金属（如TiN），而通过在高k介质上（或下）沉积不同的覆盖层来调节Vt 。对NMOS，覆盖层需要含有更加电正性的原子（La2O3 ），而对PMOS，覆盖层需要含有更加电负性的原子（Al2O3 ）。在高温热处理后，覆盖层会与高k介质/界面层发生互混，在高k介质/界面层的界面上形成偶极子，从而起到Vt调节的作用。图 4.11表示不同覆盖层对平带电压的影响，可以看到这种方法对NMOS的作用十分明显（La2O3 ），而对PMOS，效果则不显著（ Al2O3 ），而且由于Al2O3 的k值较低，PMOS的EOT也会受到影响。

图4.11 覆盖层对Vt的调节效果

采用覆盖层对工艺的整合也是一个挑战，需要在PMOS和NMOS 上分别沉积不同的厚度仅为1nm左右的覆盖层，去除的同时又不能对高k介质造成损伤，是十分困难的。 覆盖层的沉积主要有ALD或物理气相沉积（PVD）技术。PVD通常采用金属沉积（La和Al）后加氧化来实现。

4.4 半导体绝缘介质的填充

随着半导体技术的飞速发展，半导体器件的特征尺寸显著减小， 相应地也对芯片制造工艺提出了更高的要求，其中一个具有挑战性的 难题就是绝缘介质在各个薄膜层之间均匀无孔的填充，以提供充分有 效的隔离保护，包括浅槽隔离（shallow-trench-isolation）、金属前绝缘层（pre-metal-dielectric）、金属层间绝缘层（inter-metal-dielectric） 等。 高密度等离子体化学气相沉积（HDP-CVD）工艺自20世纪90年代中期开始被先进的芯片工厂采用以来，以其卓越的填孔能力、稳定的沉积质量、可靠的电学特性等诸多优点而迅速成为0.25μm以下先进工艺的主流。

4.4.1 高密度等离子体化学气相沉积工艺

在HDP-CVD工艺问世之前，大多数芯片厂普遍采用等离子体增强化学气相沉积（PE-CVD）进行绝缘介质的填充。这种工艺对于大于 0.8μm的间隔具有良好的填孔效果，然而对于小于0.8μm的间隔，用 PE-CVD工艺一步填充这么高的深宽比（定义为间隙的深度和宽度的比值）的间隔时会在间隔中部产生夹断（pinch-off）和空穴（见图 4.12）。

图4.12 PE-CVD填充产生pinch-off

其他一些传统CVD工艺，如常压CVD（APCVD）和亚常压 CVD（SACVD）虽然可以提供对小至0.25μm的间隔的无孔填充，但这些缺乏等离子体辅助沉积产生的膜会有低密度和吸潮性等缺点，需要增加PE-CVD薄膜对其进行保护，或者进行后沉积处理（如退火回流等）。

这些工序的加入同样提高了生产成本，增加了整个工艺流程的步骤和复杂性。 为了同时满足高深宽比间隙的填充和控制生产成本，诞生了HDP-CVD工艺，它的特点在于，可以在同一个反应腔中同步地进行沉积和物理轰击（见图4.13），从而实现绝缘介质在沟槽中的bottom-up生长

图4.13 HDP-CVD工艺沉积同时进行原位物理轰击

1．HDP-CVD作用机理

为了形成高密度等离子体，需要有激发混合气体的射频（RF） 源，并直接使高密度等离子体到达硅片表面。在HDP-CVD反应腔中 （见图4.14），主要是由电感耦合等离子体反应器（ICP）来产生并维持高密度的等离子体。当射频电流通过线圈（coil）时会产生一个交流磁场，这个交流磁场经由感应耦合即产生随时间变化的电场，如图4.15所示。

电感耦合型电场能加速电子并能形成离子化碰撞。由于感应电场的方向是回旋型的，因此电子也就往回旋方向加速，使得电子因回旋而能够运动很长的距离而不会碰到反应腔内壁或电极，这样就能在低压状态（几个mT）下制造出高密度的等离子体。

图4.14 应用材料HDP-CVD反应腔

图4.15 电感耦合等离子体反应器（ICP）工作原理示意图

为了实现HDP-CVD的bottom up生长，首先要给反应腔中的高能离子定方向，所以沉积过程中在硅片上施加RF偏压，推动高能离子脱离等离子体而直接接触到硅片表面，同时偏压也用来控制离子的轰击能量，即通过控制物理轰击控制CVD沉积中沟槽开口的大小。在HDP-CVD 反应腔中 ， 等离子体离子密度可达 1011 ～1012 / cm3 （ 2 ～ 10mT）。由于如此高的等离子体密度加上硅片偏压产生的方向，使 HDP-CVD可以填充深宽比为4:1甚至更高的间隙。

3．HDP-CVD工艺重要参数-沉积刻蚀比

如前所述，HDP-CVD工艺最主要的应用也是其最显著的优势就是间隙填充，如何选择合适的工艺参数来实现可靠无孔的间隙填充就成为至关重要的因素。在半导体业界，普遍采用沉积刻蚀比（DS ratio）作为衡量HDP-CVD工艺填孔能力的指标。沉积刻蚀比的定义是

沉积刻蚀比=总沉积速率/刻蚀速率=（净沉积速率 刻蚀速率）/刻蚀速率

实现对间隙的无孔填充的理想条件是在整个沉积过程中始终保持间隙的顶部开放，以使反应物能进入间隙从底部开始填充，也就是说，我们希望在间隙的拐角处沉积刻蚀比为1，即净沉积速率为零。对于给定的间隙来说，由于HDP-CVD工艺通常以SiH4 作为绝缘介质中Si 的来源，而SiH4 解离产生的等离子体对硅片表面具有很强的化学吸附性，导致总沉积速率在间隙的各个部位各向异性，在间隙拐角处的总沉积速率总是大于在间隙底部和顶部的总沉积速率；

另外，刻蚀速率随着溅射离子对于间隙表面入射角的不同而改变，最大的刻蚀速率产生于45～70之间，正好也是处于间隙拐角处，因此需要优化沉积刻蚀比来得到最好的填充效果。图4.16即是HDP-CVD工艺在不同沉积刻蚀比下对间隙填充情况的示意图。要得到优化的沉积刻蚀比，最主要的影响因素包括反应气体流量、射频（包括电感耦合和偏压）的功率、 硅片温度、反应腔压力等

图4.16 不同沉积刻蚀比的填充

4．HDP-CVD中的再沉积问题

另外，在HDP-CVD中的物理轰击遵循碰撞中的动量守恒原理，因此被溅射出的物质存在一定角度。随着沟槽开口尺寸变小，当轰击离子质量较大时，被轰击掉的部分会有足够的能量重新沉积到沟槽侧壁另一侧某一角度处，使得这些地方薄膜堆积，过多的堆积将会造成沟槽顶部在没有完全填充前过快封口（见图4.17）。

随着器件尺寸减小，填充能力的挑战越来越大。为了减少物理轰击造成的再沉积， HDP中的轰击气体主要经历了Ar→O2 →He→H2 的变化，通过降低轰击原子的质量来改善再沉积引起的填充问题。但是仅仅通过轰击物质的改变，沟槽填充能力的改善是有限的。

图4.17 HDP-CVD中的再沉积

所以在90nm以后，为改善物理轰击所造成的问题，引入同位化学刻蚀对填充结构轮廓进行调整，即在沟槽顶部封口前将其重新打开而不造成再沉积，使得薄膜可以bottom-up填满整个沟槽。其中NF3 的干法刻蚀被认为是一种非常有效的方法。NF3 在等离子体中离解形成含 氟的活性基团，它可以打断已沉积薄膜中的Si-O键，形成挥发性的SiF4随着多余的 O2 一起被抽走，从而打开沟槽顶部。但是这种单步沉积-刻蚀-沉积对填充能力的改善是有限的。

通过多步循环沉积-刻蚀-沉积来实现对所填充结构轮廓的调整，来降低沟槽填充的难度。这样可以在保持HDP本身填充能力的同时，通过 NF3 的刻蚀来重新调整沟槽的形状，使得更多的材料可以填充进去，保证沟槽不封口形成孔洞。

5．轮廓修正（多步沉积-刻蚀）的HDP-CVD工艺

图4.18是一个典型的多步沉积-刻蚀HDP-CVD的工艺。与一般的 HDP相似，主要通过 SiH4 和O2 反应来形成SiO2 薄膜。但是沉积过程的要求与传统的HDP不同，传统的HDP-CVD要求侧壁沉积尽可能薄以提供足够的开口使反应粒子可以到达沟槽底部，最大限度实现从底部到顶部的填充。

但是多步DEP-ETCH的HDP-CVD主要是以SiO2 的刻蚀为主导的，因此轮廓结构的控制更重要，最优化的沉积应该有足够厚的侧壁保护，对称的沉积轮廓。应用材料的研究表明（见图4.19），较低的沉积温度（230～600℃）能够很大地改善侧壁的保护但又不损伤填充能力，同时可以通过调节沉积温度将薄膜的应力从180MPa调到 100MPa。一旦沉积条件确定后，填充能力可以通过每个循环中沉积和 刻蚀的量来优化。降低每个沉积过程的沉积厚度可以实现更多次的轮廓调整，但是这样会增加沉积时间也引入更多的F，有可能会对器件可靠性造成影响。而沉积过程中的物理轰击气体分子量越大，可以在沟槽顶部形成Cusping来以保护沟槽顶部在刻蚀过程中不被损伤。目前主要采用He为主的He/H2 混合，主要想通过保证填充能力的同时为沟槽顶部提供足够的保护。

图4.18 多步沉积-刻蚀HDP-CVD的工艺

图4.19 侧壁厚度与沉积温度关系

刻蚀过程是多步dep-etch的关键步骤，刻蚀过程通过与NF3 的反应去除掉SiO2 ，由于 NF3 在沟槽不同部位的入射角不同，可以实现顶部刻蚀较多从而可以修整部分填充后的沟槽的形状得到更容易填充的沟槽结构。刻蚀过程所采用的载气为H2 ，载气的分子量越小，可以尽量减少物理轰击的效果。

另外刻蚀的对称性对最后的完全填充非常重要，尤其在晶片边缘，由于Fradical的方向性，这种不对称性就更加严 重，可以通过调节压力、NF3 气体流量、衬底偏压大小以及刻蚀化学物质来对对称性进行优化。刻蚀的量必须进行非常好的控制。对于特定的沟槽结构，要进行沉积和刻蚀量的优化，尽可能达到填充、沉积速率以及刻蚀Window的平衡。

另外为了尽可能降低薄膜中由于NF3 刻蚀而引入的F。刻蚀结束后，引入Ar/O2/He/H2 等离子体处理可以去除薄膜中所残留的F，通过调整等离子体处理的时间和功率大小可以优化等离子体处理工艺，将薄膜中的F含量降低到0.07at.%。

多步沉积-刻蚀填满沟槽后，进一步沉积一层高温的SiO2 薄膜，作用有二，进一步去除薄膜中残留的F以及提高薄膜的质量。

4.4.2 O3-TEOS的亚常压化学气相沉积工艺

1．为什么SACVD被再次使用

对于技术节点为亚65nm、器件深宽比大于8的结构来说，人们发现用这种多步的沉积-刻蚀虽然能够改善HDP的填充能力，但是会使工艺变得非常复杂，沉积速度变慢，而且随着循环次数的增加，刻蚀对衬底的损伤会变得更加严重。因此 O3−TEOS 基的亚常压化学汽相沉积 （SACVD）工艺再次提出被用于沟槽填充，由于它可以实现保形生 长，所以具有很强的填充能力（深宽比＞10）。但是由于SACVD是一 种热反应过程，所以传统的SACVD生长速度都比较慢，美国应用材料公司AMAT的HARP（High Aspect Ratio Process）采用TEOS ramp-up技术，可以在保证填充能力的条件下，获得较快的生长速度，这使得 SACVD代替HDP成为可能。而且随着器件尺寸的减小，器件对等离子造成的损伤越来越敏感，SACVD由于是一种纯热过程，所以在45nm以后它比HDP有更多的优势。

目前主要用于STI与PMD绝缘介质的填充。STI过程因为没有温度限制，所以可以通过高温540℃获得高质量高填充能力的薄膜，而 PMD由于有使用温度限制，一般采用400℃沉积温度。

由于SACVD是一种热反应过程，一般来讲，低的沉积速度和高的 O3−TEOS 比值将获得较高的填充能力。AMAT的HARP采用三步沉积法，通过调节 O3/TEOS 比例获得较好的填充效果同时提高沉积速率 （见图4.20）：

第一步：是TEOS ramp up的过程，在沉积的起始阶段， 保持非常高的 O3/TEOS 比例，以较慢的速度得到非常薄的成核层；

第二步：在较低的速度下保证填满整个STI沟槽间隙。因此，把第一步与第 二步中的 O3/TEOS 比值设计得很高。

第三步：继续提高反应中TEOS的流量，从而得到更高的沉积速率

图4.20 HARP沉积中TEOS，spacing随时间的变化

2．SACVD填充对沟槽轮廓的要求

然而，HARP工艺的填充能力不仅受沉积中 O3/TEOS 比值的影响，更受到沟槽轮廓的强烈影响。以STI为例，SACVD沉积的保形性很高，所以HARP工艺主要采用坡度≤86°的V形沟槽形貌，保证STI沟槽的上端处于开口状态，以完成自底向上的填充（见图4.21）。

V形 STI可以很容易获得良好的HARP填充效果。而U形的或凹角沟槽形貌会导致在STI被HARP薄膜填满之前，STI沟槽的上端边角早就被堵塞了，结果就会在沟槽内部形成锁眼或裂缝。在处理U形或凹角STI形貌时，不存在一种能够克服填充问题的简便方法。很难通过HARP工艺 的一些改进来减轻U形或凹角沟槽形貌中的锁眼（keyhole）。

图4.21 用于HARP填充的理想沟槽形貌

3．SACVD沉积后的高温退火

由于SACVD形成的SiO2 薄膜质量较差，所以在用于浅沟槽隔离时，在薄膜沉积完成后需要进行高温的退火以提高薄膜的密度和吸潮性。目前退火主要包括：水蒸气退火 N2 干法退火或N2 干法退火。在高温退火的过程中，由于薄膜中存在氧（薄膜中残存的或吸潮形成的O-H键），沟槽间的有源区会被进一步氧化而使得有源区面积损失；而水蒸气退火更会使得活性Si面积损耗得更加严重。可以通过降低蒸气退火的温度或/和减少退火时间来减轻这个问题（见图4.22）。

通过在STI沟槽侧壁上插入SiN衬垫也可以预防损失，同时退火条件对 HARP填充能力也有一些影响。由于在干法退火后HARP薄膜大量收缩，所以有时在沟槽内部可以发现裂缝。与此相反，蒸气退火可使 HARP收缩减少，从而获得更好的填充效果。

图4.22 高温退火造成的活性硅的损耗

4．SACVD的应力

与具有压缩薄膜应力的HDP不同，空白片沉积的HARP薄膜具有拉伸应力，经过高温退火后，应力由拉伸转为压缩（见图4.23）。但是对于图形化的硅片，AMAT通过测定图形化后硅片的弯曲程度，分别得到薄膜沉积后，退火后以及化学机械抛光后的硅片所受应力状态，如图4.24所示。沉积后与退火后结果与空白片结果类似，但是机械抛光后HDP会产生一个非常高的压应力，但是HARP会对有源区产生拉应力，而且退火温度也会对拉应力大小产生影响。

图4.23 540℃ HARP空白片的薄膜应力-温度曲线

图4.24 图形化硅片在不同条件下的应力

由HARP STI引起的拉伸应变可能是由两方面的原因造成的。对该应力的回滞研究（见图4.23）表明当退火温度上升时，HARP薄膜应力将变得更加抗延伸，这将给活性Si带来拉伸应变。即使冷却后HARP薄 膜压缩在一起时，这种张力应变仍然被记忆并保留在Si中。其次， HARP薄膜将在退火后收缩，但HDP薄膜不会。退火后HARP薄膜被限 制在沟槽中进行收缩，为Si提供了另一种强大的拉伸应变，这也进一步增强了NFET和PFET的载流子移动性，尤其是窄宽度晶体管器件。这也是采用HARP代替HDP的另一优势。

5．SACVD薄膜生长的选择性

像所有其他SACVD O3−TEOS 工艺一样 ，HARP沉积工艺也对衬底材料表现出了很高的敏感性。如表4.7所示，HARP在 SiO2 上比 在SiN上的沉积速率慢。这种敏感性与温度、 O3/TEOS 比例以及压力有非常强的关系，所以当评价HARP在CMP的沟槽中的loading时， HARP的表面敏感性也需要被考虑在内。

表4.7 HARP对不同衬底的表面敏感性

Qimonda等公司报道了利用SATEOS对衬底的敏感性，实现了薄膜在沟槽中选择性生长，从而得到从下到上的填充效果。但是具体通过什么处理以及采用什么样的条件，并没有详细的报道。

随着器件尺寸的继续减小，seam对填充的影响会越来越大，应用材料公司在HARP系统中引入 H2O 将是32nm或22nm的发展方向，另外通过刻蚀对HARP沉积中的轮廓进行修正也变得越来越重要。

4.5 超低介电常数薄膜4.5.1 前言

在超大规模集成电路工艺中，有着极好热稳定性、抗湿性的二氧化硅一直是金属互连线路间使用的主要绝缘材料，金属铝则是芯片中电路互连导线的主要材料。每一个芯片可以容纳不同的逻辑电路层数，叫做互连层数。层数越多，芯片占据的面积就越小，成本越低， 但同时也要面对更多的技术问题。例如，不同的电路层需要用导线连接起来，为了降低导线的电阻（R 值）。随着半导体技术的进步，晶体管尺寸不断缩小，电路也愈来愈密集，也就是相对于元件的微型化及集成度地增加，电路中导体连线数目不断地增多，导致工作时脉跟着变快，由金属连接线造成的电阻电容延迟现象（RC delay），影响到元件的操作速度。在130nm及更先进的技术中成为电路中信号传输 速度受限的主要因素。

电路信号传输速度取决于寄生电阻（parasitic resistance，R ）与及寄生电容（parasitic capacitance，C ）二者乘积，当中寄生电阻问题来自于线路的电阻性，因此必须借助低电阻、高传导线路材质，而IBM提出铜线路制程，就是利用铜取代过去铝制线路，铜比铝有更高的传 （4-2） 导性、更低的电阻，可以解决寄生电阻问题。

因此，在降低导线电阻方面，由于金属铜具有高熔点、低电阻系数及高抗电子迁移的能力， 已被广泛地应用于连线架构中来取代金属铝作为导体连线的材料。另 一方面，在降低寄生电容方面，由于工艺上和导线电阻的限制，使得我们无法考虑借助几何上的改变来降低寄生电容值。因此，具有低介 电常数（低k ）的材料便被不断地发展。

由于寄生电容C正比于电路层隔绝介质的介电常数k ，若使用低k 值材料（k ＜3）作为不同电路层的隔绝介质，问题便迎刃而解了。随着互连中导线的电阻（R ）和电容（C ）所产生的寄生效应越来越明显，低介电常数材料替代传统绝缘材料二氧化硅也就成为集成电路工艺发展的又一必然选择。

4.5.2 RC delay对器件运算速度的影响

（4-2）

式中，R 是连接导线的电阻，其中一些常见金属导体的电阻（单位 μΩ·cm）如下：

• W/Al合金的电阻是4
• Al合金的电阻是3
• Cu电阻是1.7

C 与绝缘体（insulator）的介电常数相关，列举一些常见绝缘材料的介电常数：

• SiO2 的介电常数是4
• fluorine silicon glass的介电常数是3.5
• black diamond的介电常数是3

互连中导线的电阻（R ）可以用下面的公式计算

（4-3）

式中，

ρ 是导线的电阻率；

L 是导线的长度；

P 是导线的宽度；

T 是导线厚度。

从式（4-3）中可以看出，导线的宽度P与电阻成反比。随着晶体管尺寸不断缩小，电路也愈来愈密集，相应地会减小导线的宽度P ， 在一定程度上会增加R 值。

互连中导线的电容（C ）是在金属之间的寄生电容（见图 4.25），可以用下面的公式计算

（4-4）

图4.25 金属之间的寄生电容

式中，k 是材料的介电常数，ε0 是真空介电常数。 合并式（4-3）和式（4-4）可得

（4-5）

从式（4-5）可知，RC ∝k ，图4.26表示RC delay随着器件尺寸的减小 而增加（在没有使用新材料的条件下）。

图4.26 RC delay是随着器件尺寸的减小而增加（没有使用新材料的条件下）的

材料的介电常数k 与真空介电常数之间的关系为

（4-6）

式中，

k 是材料的介电常数；

ε0 是真空介电常数；

N 是每立方米中的 分子数；

αe 是电子云的极化率；

αd 是原子核的变形率；

μ 是永久电偶极矩；

4.5.3 k 为2.7～3.0的低介电常数材料

目前，业界普遍选择的低介电常数是black diamond（SiCON）薄 膜材料，它的k 值可以控制在2.7～3.0，且能够满足130nm、90nm、 65nm和45nm技术要求。 八甲基环化四硅氧烷（OMCTS）是沉积SiCON薄膜的前驱物，八甲基环化四硅氧烷在常温条件下是液体，沸点是175～176℃，分子量 是296.62。通过载气He把OMCTS输入到反应腔中，其具体反应如下

八甲基环化四硅氧烷的分子式

另外，表4.8指示在沉积k 值为3.0和2.7低介电常数材料（见图 4.27）的一些关键参数的差异，表4.9指示k 值为3.0和2.7低介电常数材 料的性质差异

表4.8 BD3.0 and BD2.7 film deposition

图4.27 介电常数为2.7的薄膜的TEM照片

表4.9 Film peculiarity of BD3.0 and BD2.7

4.5.4 k 为2.5的超低介电常数材料

低介电常数层间绝缘膜（低k材料）的用途为减小布线间的电 容。布线间的电容与绝缘膜的相对介电常数和布线的横截面积成正 比，与布线间隔成反比。伴随加工技术的微细化，布线横截面积和布 线间隔越来越小，结果导致布线间电容的增加。因此，为了在推进加 工技术微细化的同时又不至于影响到信号传输速度，必须导入低k 材 料以减小线间电容，从而可以很好地减少电信号传播时由于电路本身 的阻抗和容抗延迟所带来的信号衰减。

为了获得介电常数小于或等于2.5的低k 材料，研究出一种通过在 有机硅化合物玻璃中对低k 材料进行紫外光热（ultraviolet radiation） 处理，图4.28表示超低介电常数（＜2.5）的多孔薄膜的沉积工艺。图 4.29是沉积超低介电常数（＜2.5）的多孔薄膜的设备，图4.30是超低 介电常数（＜2.5）的多孔薄膜的照片。表4.10表示超低介电常数（＜ 2.5）的多孔薄膜的特性。

图4.28 超低介电常数（＜2.5）的多孔薄膜的沉积工艺

图4.29 沉积超低介电常数（＜2.5）的多孔薄膜的设备

图4.30 沉积超低介电常数（＜2.5）的多孔薄膜的TEM照片

表4.10 超低介电常数的多孔薄膜的特性

4.5.5 刻蚀停止层与铜阻挡层介电常数材料

在65nm、90nm和130nm技术所用的copper barrier and etching stop layer介电常数材料的k 值是5.1左右。

对于45nm和32nm技术，为了减少介电常数材料的k 值对RC delay 的影响，采用bilayer etching stop layer and copper barrier介电常数材 料。第一层仍然采用k 值是5.1薄膜材料，具有好的copper barrier效 果，第二层采用k 值是3.8薄膜材料，在一定程度上可以减少器件RC delay。图4.31表示bilayer etching stop layer and copper barrier介电常数 材料的TEM照片，第一层的厚度大约为50Å，第二层的厚度大约为 250Å。

图4.31 刻蚀停止层与铜阻挡层介电常数材料的TEM照片

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