cadence如何生成allegro文件（CadenceAllegro如何画出裸露铜线）

在Allegro制作PCB板时，有一些Net是需要走大电流的，为了降低线阻抗以及增加线的散热能力，我们通常会画一下裸露的铜线，即可以在线上焊锡的线路。

其基本原理就是增加线的截面积，根据电阻定律，R= ρ*L/S,其中ρ为电阻率，L为导线长度，S为截面积，R为线的阻抗。根据上述公式可知，电阻率固定的情况下，线越短越粗，线阻抗R越小。

因此裸露铜线的Net在PCB经过回流焊等焊接手段之后，线上会沾有锡，将线的横截面增加，同时，锡可以很好地通过空气散热，进而达到我们的要求。

具体的Cadence Allegro要如何操作呢？

首先，在TOP或者BOTTOM层需要画出想要线宽的铜线或者铜皮。如下图所示，下面的器件为双Power MOSFET，MOSFET要过大电流，这个时候双MOS连接的地方，需要铺设大块铜皮，减小阻抗。

之后，Soldermask层作为阻焊层，我们只要在该层操作即可，如果线宽比较小如50mile，100mile等，可以直接Soldermask层上直接画线，该线条需要与TOP或者BOTTOM层上要裸露的线重合，这样该铜线就会裸露。

如果线宽很宽，TOP或者BOTTOM上是画的铜皮，同理，Soldermask层也要画相应大小的区域即可，如下图所示：

图片中，画Shape，然后选择Option中的Board Geometry，SUbclass选择Soldermask，然后就可以实现，（注意，为了观察方便，上图的示例中Soldermask上的Shape面积比较小，其实通常会比较大）。

这个小技巧记录一下，希望可以帮助大家。